大学计算机组成原理 第3章 存储系统2.ppt

第3章存储系统3.5并行存储器双端口存储器：是指同一个存储器具有两组相
互独立的读写控制线路,是一种高速工作的存储器。
它提供了两个相互独立的端口，即左端口和右端
口。两个端口分别具有各自的地址线、数据线和控制
线，可以对存储器中任何位置上的数据进行独立的存
取操作。双端口存储器IDT7133的介绍当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。
当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。表3.5无冲突读写控制有冲突读写控制
当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。[仲裁原则]：
1.CE判断:如果地址匹配且在CE之前有效，则：片上的控制逻辑在CEL和CER之间进行判断来选择端口，谁先有效，谁就优先获得对存储器的读写控制权。
2.地址有效判断:如果CE在地址匹配之前先有效，则：片上的控制逻辑在左、右地址间进行判断来选择获得优先权的端口。谁先有效，谁就优先获得对存储器的读写控制权。1.存储器的模块化组织
通常，一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块有两种安排方式：一种是顺序方式，一种是交叉方式。
顺序方式：模块中的地址是连续的。高位地址选择不同的模块,低位地址指向模块内存储字。
某个模块进行存取时，其他模块不工作；
某一模块出现故障时，其他模块可以照常工作；
通过增添模块来扩充存储器容量比较方便。
但由于各模块串行工作，存储器的带宽受到了限制。一、顺序方式
如,M0－M3共四个模块，则每个模块8个字
顺序方式M0：0—7
M1：8－15
M2：16－23
M3：24－31
5位地址组织如下：XXXXX
高位选模块，低位选块内地址地址按顺序分配给各模块，与字扩展相同，32各单元，共4个模块，每块8个单元。交叉方式特点：
连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。
地址码的低位字段经过译码选择不同的模块,而高位字段指向相应模块内的存储字。
这种方式对连续字的成块传送可实现多模块流水式并行存取，因而可大大提高存储器的带宽。每个模块各自以等同的方式与CPU传送信息。CPU同时访问4个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。是一种并行存储器结构。[定量分析]：设模块字长等于数据总线宽度，模块存取一个字的存储周期为T，总线传送周期为τ，存储器的交叉模块数为m，为了实现流水线方式存取，应当满足：
T=mτ（m=T/τ称为交叉存取度）
交叉存储器要求其实际模块数m必须大于或等于m，以保证启动某模块后经mτ时间再次启动该模块时，它的上次存取操作已经完成。这样，连续读取m个字所需的时间为：
t1=T+(m-1)τ
而顺序方式存储器连续读取m个字所需时间为t2=mT。可见，交叉存储器的带宽大大提高了。m=4的流水线方式存取示意图【例5】设：存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少?【解】：顺序和交叉存储器连续读出m=4个字的信息总量都是：
q=64位×4=256位
顺序和交叉存储器连续读出4个字所需的时间分别是：
t2=mT=4×200ns=800ns=8×10-7s;
t1=T+(m-1)τ
=200ns+3×50ns=350ns=3.5×10-7s
顺序存储器和交叉存储器的带宽分别是：
W2=q/t2=256÷(8×10-7)=32×107［位/s］;
W1=q/t1=256÷(3.5×10-7)=73×107［位/s］DRAM存储器读/写周期时，在行选通信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址。
如果是读周期，此位组内容被读出；
如果是写周期，将总线上数据写入此位组。
刷新周期是在RAS有效下输入刷新地址，此地址指示的一行所有存储元全部被再生。A20—A3的18位地址用于模块中256K个存储字的选择。A2用模块选择，连续的存储字交错分布在两个模块上，偶地址在模块0，奇地址在模块1。DRAM芯片
256K×4DRAM存储器需要逐行定时刷新，而且,DRAM芯片
的读出是一种破坏性读出，因此在读取之后要立即按
读出信息予以充电再生。这样，若CPU先后两次读取
的存储字使用同一RAS选通信号的话，CPU在接收到第
一个存储字之后必须插入等待状态，