毕业：基于cpld的高速时钟电路汇编(完整版)资料.doc

毕业：基于cpld的高速时钟电路汇编（完整版）资料
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TOC\*MERGEFORMAT第1章绪论 PAGEREF_Toc319600125\h3
1.1研究背景及意义 PAGEREF_Toc319600126\h3
1.2频率合成技术的研究现状 PAGEREF_Toc319600127\h3
1.3研究内容及章节安排 PAGEREF_Toc319600128\h6
第2章锁相式频率合成技术及ADF4360-7 PAGEREF_Toc319600129\h8
2.1锁相式频率合成技术 PAGEREF_Toc319600130\h8
2.2PLL芯片ADF4360-7 PAGEREF_Toc319600131\h10
2.3本章小结 PAGEREF_Toc319600132\h13
第3章基于CPLD的高速时钟电路硬件电路设计 PAGEREF_Toc319600133\h14
3.1设计方案设想及技术指标 PAGEREF_Toc319600134\h14
整体设计方案设想 PAGEREF_Toc319600135\h14
系统设计指标 PAGEREF_Toc319600136\h14
3.2频率合成部分的实现 PAGEREF_Toc319600137\h15
3.3主控芯片的选取 PAGEREF_Toc319600138\h15
使用单片机作为主控芯片 PAGEREF_Toc319600139\h15
使用DSP作为主控芯片 PAGEREF_Toc319600140\h16
使用CPLD/FPGA作为主控芯片 PAGEREF_Toc319600141\h16
3.4电源模块 PAGEREF_Toc319600142\h17
3.5本章小结 PAGEREF_Toc319600143\h17
第4章基于CPLD的高速时钟电路软件设计 PAGEREF_Toc319600144\h18
4.1硬件描述语言HDL PAGEREF_Toc319600145\h18
硬件描述语言简介 PAGEREF_Toc319600146\h18
VerilogHDL与VHDL PAGEREF_Toc319600147\h19
4.2软件设计 PAGEREF_Toc319600148\h25
配置 PAGEREF_Toc319600149\h26
软件设计流程 PAGEREF_Toc319600150\h27
4.3本章小结 PAGEREF_Toc319600151\h30
第5章系统调试及性能分析 PAGEREF_Toc319600152\h31
5.1硬件调试 PAGEREF_Toc319600153\h31
5.2软件调试 PAGEREF_Toc319600154\h31
5.3软硬件联合调试 PAGEREF_Toc319600155\h32
输出频率测试 PAGEREF_Toc319600156\h33
相位噪声测试 PAGEREF_Toc319600157\h35
5.4本章小结 PAGEREF_Toc319600158\h36
结论 PAGEREF_Toc319600159\h37
第1章绪论
本章介绍了论文的研究背景、目的和意义，并对国内外频率合成技术的发展和动向做了简要综述，最后介绍了本论文的研究内容安排。
1.1研究背景及意义
随着信号处理技术的飞速发展，高速信号处理已逐渐成为了信号处理领域的研究热点。而作为高速信号处理系统中的一个重要组成部分，时钟源(频率源)已成为雷达、通信、测试仪器等电子系统实现高性能指标的关键。因此，如何设计出一个高效、高稳定性的时钟子系统成为一个头等重要的问题[1]。
该课题主要针对高速信号处理领域中，系统所需的高性能稳定的高速时钟电路的设计进行研究。在不同的系统中，根据系统设计指标的要求不同，时钟电路所提供的时钟频率也不同。
对现代无线通信来说，将晶体振荡器的高频率稳定性与LC振荡器的宽可调性结合起来的方法是必要的。在频率合成中我们找到了这两种性能。频率合成是从一个单一频率的低频晶体振荡器中产生多种特别精确频率的一种方法。在大多数接收机、发射机、收发报机和测试设备中，频率合成是产生各种频率的主要技术。到目前为止，最普遍的频率合成方法是利用锁相环技术（PLL）[2]。ADF4360-7是ADI公司2004年推出的一款低功耗的PLL芯片，具有很宽的工作频带，输出频率范围为350~1800MHz，且其内部集成了VCO，由外部电感值设定不同的工作频段，方便了锁相