半导体器件和包括其的数据存储系统.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115884591A(43)申请公布日2023.03.31(21)申请号202211187807.1(22)申请日2022.09.28(30)优先权数据10-2021-01291252021.09.29KR(71)申请人三星电子株式会社地址韩国京畿道(72)发明人权烔辉闵忠基张气薰(74)专利代理机构北京市柳沈律师事务所11105专利代理师马晓蒙(51)Int.Cl.H10B12/00(2023.01)H01L25/18(2023.01)权利要求书3页说明书18页附图29页(54)发明名称半导体器件和包括其的数据存储系统(57)摘要本公开涉及半导体器件和包括其的数据存储系统。该半导体器件包括：第一基板；第二基板，包括第一区域和第二区域；堆叠结构，在第一区域中并从第一区域延伸到第二区域，堆叠结构包括层间绝缘层和栅极层，其中栅极层包括在第二区域中具有台阶形状的栅极焊盘；覆盖绝缘层，至少部分地覆盖堆叠结构；上绝缘层，在堆叠结构和覆盖绝缘层上；外围接触结构，包括接触第二基板并与栅极层间隔开的多个贯通通路，以及外围接触图案，在所述多个贯通通路上并将所述多个贯通通路的至少一部分彼此连接；存储器垂直结构；支撑垂直结构；以及栅极接触插塞，在栅极焊盘上以电连接到栅极焊盘。CN115884591ACN115884591A权利要求书1/3页1.一种半导体器件，包括：第一基板；第二基板，包括第一区域和第二区域；堆叠结构，在所述第一区域中并从所述第一区域延伸到所述第二区域中，其中所述堆叠结构包括在垂直于所述第二基板的上表面的第一方向上交替地堆叠在所述第二基板上的一个或更多个层间绝缘层和一个或更多个栅极层，其中所述一个或更多个栅极层包括被布置为在所述第二区域中具有台阶形状的多个栅极焊盘；覆盖绝缘层，至少部分地覆盖所述堆叠结构；上绝缘层，在所述堆叠结构和所述覆盖绝缘层上；外围接触结构，包括：多个贯通通路，接触所述第二基板、与所述一个或更多个栅极层间隔开、并在所述第一方向上延伸；以及外围接触图案，在所述多个贯通通路上并将所述多个贯通通路的至少一部分彼此连接；存储器垂直结构，在所述第一区域中接触所述第二基板并穿过所述堆叠结构；支撑垂直结构，在所述第二区域中接触所述第二基板并穿过所述堆叠结构；栅极接触插塞，在所述多个栅极焊盘中的一个或更多个上并被配置为电连接到所述多个栅极焊盘中的一个或更多个；外围上插塞，在所述外围接触图案上并接触所述外围接触图案；以及外围布线，在所述外围上插塞上并电连接到所述外围上插塞。2.根据权利要求1所述的半导体器件，其中所述外围接触图案的上表面在与所述栅极接触插塞的上表面基本相同的水平上。3.根据权利要求1所述的半导体器件，还包括：位线接触插塞，在所述存储器垂直结构上并接触所述存储器垂直结构；栅极上插塞，在所述栅极接触插塞上并接触所述栅极接触插塞；位线，在所述位线接触插塞上并电连接到所述位线接触插塞；以及栅极连接布线，在所述栅极上插塞上并电连接到所述栅极上插塞，其中所述位线、所述栅极连接布线和所述外围布线在所述上绝缘层的上表面上。4.根据权利要求1所述的半导体器件，其中所述贯通通路的上表面在与所述存储器垂直结构的上表面基本相同的水平上。5.根据权利要求1所述的半导体器件，其中所述支撑垂直结构的上表面在比所述存储器垂直结构的上表面高的水平上。6.根据权利要求1所述的半导体器件，其中所述外围接触图案包括在平行于所述第二基板的所述上表面的第二方向上延伸的第一线、以及与所述第一线交叉并在第三方向上延伸的第二线。7.根据权利要求6所述的半导体器件，其中所述多个贯通通路中的每个具有第一宽度，所述第一线和所述第二线中的每条在垂直于所述第一线和所述第二线各自的延伸方向的方向上具有等于或大于所述第一宽度的第二宽度。8.根据权利要求6所述的半导体器件，其中所述外围接触图案包括：至少一个相交部分，所述第一线中的一条或更多条和所述第二线中的一条或更多条在所述至少一个相交部分中相交；2CN115884591A权利要求书2/3页连接部分，连接相邻的相交部分；以及突起部分，从所述相交部分在与所述连接部分相反的方向上延伸。9.根据权利要求8所述的半导体器件，其中所述多个贯通通路中的每个的上表面的至少一部分在所述相交部分中。10.根据权利要求1所述的半导体器件，其中所述外围接触图案平行于所述第二基板的所述上表面并具有至少部分地覆盖所述多个贯通通路的上表面的板形状。11.根据权利要求1所述的半导体器件，其中所述外围接触图案包括在平行于所述第二基板的所述上表面的第二方向上延伸的多条线，以及其中所述多条线中的每条的长度大于所述多个贯通通路中的任意两个之间在所述第二方向上的最大距离。12.根据权利要求11所述的半导体