Verilog HDL3语言要素.ppt

第3章Verilog的语言要素转义标识符(escapedidentifier)可以在一条标识符中包含任何可打印字符。转义标识符以\(反斜线)符号开头，以空白结尾（空白可以是一个空格、一个制表字符或换行符）。下面例举了几个转义标识符：3.2注释3.4系统任务和函数3.5.1`define和`undef3.5.2`ifdef、`else和`endif3.5.4`include3.5.6`timescale在编译过程中，`timescale指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个`timescale指令或`resetall指令。当一个设计中的多个模块带有自身的`timescale编译指令时将发生什么？在这种情况下，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。例如，3.5.7`unconnected_drive和`nounconnected_drive3.6值集合VerilogHDL中有三类常量：
1)整型
2)实数型
3)字符串型3.6.1整型数2.基数表示法注意，x（或z）在十六进制值中代表4位x（或z），在八进制中代表3位x（或z），在二进制中代表1位x（或z）。3.6.2实数3.6.3字符串3.7数据类型3.7.1线网类型例如，如果第一个右侧表达式的值为01x,并且第二个右测表达式的值为11z，Cla＝？2.wor和trior线网3.wand和triand线网4.trireg线网6.supply0和supply1线网3.7.2未说明的线网3.7.3向量和标量线网3.7.4寄存器类型寄存器可以取任意长度。寄存器中的值通常被解释为无符号数,例如：注意存储器属于寄存器数组类型。线网数据类型没有相应的存储器类型。
单个寄存器说明既能够用于说明寄存器类型，也可以用于说明存储器类型。有一种存储器赋值的方法是分别对存储器中的每个字赋值。例如：下面是文件中可能内容的实例。3.Integer寄存器类型整数不能作为位向量访问。例如，对于上面的整数B的说明，B[6]和B[20:10]是非法的一种截取位值的方法是将整数赋值给一般的reg类型变量，然后从中选取相应的位，如下所示：4.time类型5.real和realtime类型3.8参数