Verilog语言的特点.docx

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第一章
几个英文缩写：
PLA（ProgrammableLogicArray）可编程逻辑阵列
FPGA（FieldProgrammableGateArray）现场可编程逻辑门阵列
CPLD（ComplexProgrammableLogicDevice）复杂可编程逻辑器件
CAD(ComputerAidedDesign)计算机辅助设计
CAE(computeraidedengineering)
EDA(electronicdesignautomation)电子设计自动化
EDA定义：以计算机为工作平台，以EDA软件为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。
现代EDA技术的特征【简答】
采用硬件描述语言（HDL）进行设计
HDL语言更适合于描述规模大、功能复杂的数字系统，使设计者在比较抽象的层次上对所设计系统的结构和逻辑功能进行描述。
逻辑综合与优化
目前EDA工具最高只能接受行为级和RTL级描述的HDL文件进行逻辑综合
开放性和标准化
普遍采用标准化和开放性的框架结构，可以与其他的EDA工具一起进行设计工作，实现各种工具的优化组合，集成在一个易于管理的统一环境下，实现资源共享提高工作效率，利于大规模设计。
（4）更完备的库（Library）
在电路设计的各个阶段，EDA系统需要不同层次、不同种类的元器件模型库的支持。EDA工具要具有更强大的设计能力和更高的设计效率，必须配有丰富的库。各种模型库的功能和规模是衡量EDA工具优劣的一个标志
基于EDA技术的设计思路（P4~P5）
Top-down设计，即自顶向下的设计
将设计分成几个不同的层次：系统级、功能级、门级、开关级，按照自上而下的顺序，在不同的层次上对系统进行设计和仿真。首先从系统设计入手，在顶层进行功能框图的划分和机构设计。在功能级进行仿真纠错，并用HDL对高层次的系统行为进行描述，然后用综合工具将设计转化为具体门电路网表。
Top-down的设计须经过“设计—验证—修改设计—再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。
Bottom-up设计，即自底向上的设计
设计者选择标准集成电路，或者将各种基本单元做成基本单元库，调用这些基本单元，直到设计出满足需要的系统。缺点：效率低、易出错
IP核的一些概念(intellectualproperty)
IP核（IP模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。分为硬核、固核、软核。
软核：如ARM。是指在寄存器级或门级对电路功能用HDL描述，表现为用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。
硬核：以版图形式实现的设计模块，基于一定的设计工艺。供设计的最终阶段产品：掩膜。
固核：完成了综合的功能块。以网表形式提交客户使用。
软核使用灵活，但可预测性差；硬核可靠性高，能确保性能，并和很快投入使用。
SOC：SYSTEMonaCHIP
芯片系统、片上系统。是指把一个完整的系统集成在一个芯片上；或者说用一个芯片实现一个功能完整的系统。
举例：由微处理器核（MPUCore），数字信号处理器核（DSPCore），存储器核（RAM/ROM），A/D、D/A核以及USB接口核等构成一个单片系统（SoC）。

设计方法的演变（见下图）
基于FPGA/CPLD的数字系统设计流程（见下图）

综合
将较高层次的设计描述自动转化为较低层次描述的过程。
◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL）
◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器）
◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示
综合器是能自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路网表的工具
注意VHDL与C的区别。。。。
仿真
仿真是对所设计电路的功能的验证。在设计过程中对整个系统和各个模块进行仿真，在PC上用软件验证功能是否正确，各部分时序配合是否准确。
功能仿真（FunctionSimulation）
不考虑信号延时等因素
时序仿真（TimingSimulation）
选择具体器件并完成布局布线后进行的包含延时的仿真。
常用的EDA软件工具
按公司分：
第三方EDA软件工具，如cadencedesignsystems\mentorgraphics\synopsys
功能强、有良好的兼容性、适合复杂和高效率的设计，但价格昂贵
PLD厂商专用开发工具，如altera\xilinx\lattice
针对性好、提高资源利用率，降低功耗
按软件功能分：
集成的FPGA/CPL