Verilog 语言.doc

Verilog语言
always@(aorborc)
assignout=enable?in:‘bz;
mytritri_inst(.out(sout),.in(sin),.enable(ena));
modulemytri(out,in,enable);
outputout;
inputin,enable;
assignout=enable?in:’bz;
endmodule
reg：数据储存单元的抽象。（默认为不定值x）
wire：（默认类型）单门或连续赋值语句驱动的网络型数据，方程式输入|assign|实例元件化
tri：多个驱动器驱动的网络型数据
assign：常用描述组合逻辑
always：可以描述组合逻辑和时序逻辑。
#：#3延时3
inital：同always一同开始执行，用initial生成激励文件。
memory：
=阻塞：赋值后立刻生效
<=非阻塞：always后执行
~取反|位或^位异或&位与^~位同或<<>>{}

always@(posedgeclkorposedgeclr)
always#50clock=~clock;//产生一个不断重复的，周期为100个单位时间的时钟信号clock
#3ain={$random}%2;//{$random}随机数

模块端口定义：①顺序写②写明inputoutput
常数：<位宽><进制><数字>；<进制><数字>；<数字>。bB=bitdD=10hH=16oO=8
x：不定值
z：高阻
负数：-8‘d5
parameter定义常量，paametermsb=7;
多层次模块中参数变量的命名规则，用点“.”来表示不同的模块层次
顺序块：begin
语句1；
语句n；
end
并行块：fork其中语句1，语句2，语句n是并行执行的。
语句1；
语句n；
join
case语句：
casez语句
casex语句

生成锁存器：在给定条件下变量没有赋值或适用case语句缺少default项的情况下。

if（表达式）
语句；
if（表达式）
语句1；
elseif
语句2；

模块的调用方法
基本方式：模块名调用名（端口名表项）
调用方式一：位置对应调用方式
调用方式二：端口名对应调用方式
调用方式三：存在不连接端口的调用方式
（未连PORT允许用（，）号空出其位置）

Verilog-HDL硬件描述语言基础
PART1.Verilog-HDL简介
VerilogHDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。VerilogHDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，VerilogHDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。VerilogHDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。VerilogHDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，VerilogHDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
1.1Verilog-HDL的发展历史VerilogHDL语言最初是于1983年由GatewayDesignAutomation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，VerilogHDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中，VerilogHDL语言于1990年被推向公众领域。OpenVerilogInternational（OVI）是促进Verilog发展的国际性组织。1992年，OVI决定致力于推广VerilogOVI标准成为IEEE标准。这一努力最后获得成功，Verilog语言于1995年成为IEEE标准，称为IEEEStd1364－1995。完整的标准在Verilog硬件描述语言参考手册中有详细描述。1.2Verilog-HDL的主要能力下面列出的是Verilog硬件描述语言的主要能力：*基本逻辑门，例如and、or和nand等都内置在语言中。*用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。*开