IC设计流程.pdf

前端设计(也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，

涉及到与工艺有关的设计就是后端设计。

1.规格制定

芯，也片规，是就像（客户称为Fabless格，无功能）晶圆向芯列表设计片设一样公司计公司

提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

2.详（细设架构计设计）

Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目

前SystemC架构语构言，可架模SystemC的验的以使仿真对型的证一用工具仿真般基。于

其Synopsys中典公CoCentric和Summit司的公VisualElite型的等。司的例子是

3.HDL编码（/电）逻辑路设计

使VHDL用硬，VerilogHDL，业界件描公司述语一般言（都是使用后者）将模块功能以代

码，也来描就是HDL语，述实形成RTL言描（寄将实存器现述出际的来硬件电路功能通过

传输级）代码。

设计输VHDL，Verilog入工，，状态具：转移具有图强大的文本编辑功能，多种输入方法（

模块图如等），语法模板，语法检查，自动生产代码和文档等功能。

Active-HDL,VisualVHDL/Verilog等。

RTL分Synopsys析检LEDA查工具：

4.仿真验证

仿真验，检验的证就。看设计标准是检是否就是验编精确第一码设步制计的定的正确规格性

地满足。规格是，一了规，不切违符合设计格中反规格正确的所要求与否有要的黄求金标准

的，就需要重新修改设计和编码。

设计和，直到仿真验证验证结果是反显示复迭完全代的符合过程规格标准。

仿Synopsys真验的VCS，MentorModelSim，CadenceVerilog－XL证工，Cadence具

NC-Verilog。
5.逻辑综合――DesignCompiler

仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网

表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上

达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard

cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，

面积上是有差异的。

一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）

逻辑综合工具Synopsys的DesignCompiler（DC），Cadence的PKS，Synplicity的Synplify

等。另外，和综合工具配合使用的还有很多其他工具，如静态时间分析工具，等效性检查工

具等等。Synopsys公司和Cadence公司都提供完整的工具包。

5.1.STA

StaticTimingAnalysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对

电路进行验证，检查电路是否存在建立时间（setuptime）和保持时间（holdtime）的违例

（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法

正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。

STA工具有Synopsys的PrimeTime。

5.2.形式验证

这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是

等价性检查（EquivalenceCheck）方法，以功能验证后的HDL设计为参考，对比综合后的

网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变

原先HDL描述的电路功能。

形式验证工具有Synopsys的Formality。

前端设计的结果就是得到了芯片的门级网表电路。
IC后端设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行

物理验证并最终产生供制造用的GDSII数据的过程。

其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版

图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的

版图设计人员既要懂得IC设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、

制程原理等相关知识。

1.数据准备

对于CDN的SiliconEnsemble而言后端设计所需的数据主要有是Foundry厂提供的标准

单元、宏单元和I/OPad的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf和.v

的形式给出。

前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此

产生的.gcf约束文件以及定义电源Pad的D