IC 设计流程-豆柴文库

IC 设计流程.pdf

2024-06-17

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ICDesignFlow Overview ¾Introduction ¾Flow&Tools ¾Task ¾Inputandoutputfiles ¾Summary Introduction ASIC与SoC设计流程 DesignAbstractionLevels FLOW&TOOLS ¾ReferenceFlow ¾SynopsysTools ChipDesignflow---Synthesis ¾Tool DC(DesignCompiler)/DC-T ¾Input RTLcode ¾Output: Gatelevelnetlist ¾Foundryofferings: stdcelllibrary wireloadmodel RTLcode&Gate-levelNetlist DCFlow ChipDesignflow---Pre-layout Simulation/STA ¾Tool VCSPrimetimeSuite ¾Input (Prelayout)Gatelevelnetlist ¾Output: Meettimingornot? PassSTAornot? ¾Foundryofferings: timingkitinLibrary VCS-VerologCompiledSimulator ¾Forallphasesofdesignverification ¾Behavioral,RTL,debug,gate,fulltimingSDF sign-off ¾Compilation vcssource_files–R ¾Simulation ./simv Anexample--digital PrimeTime----STAanddelay calculation ¾full-chip,gate-levelstatictiminganalysistool ¾Integratedanalysisflowforimprovedturn-around time ¾Foundationforconcurrentanalysis ¾Singleruntimeenvironmentforeliminatingtools ChipDesignFlow---Floorplan/P&R ¾Tool: ICCompiler ¾Input: Gatelevelnetlist ¾Output: Layout ¾Foundryofferings: LEForMilkywayFRAM Timing/Electricalmodellibrary P&RRCXtechnologyfiles Floorplan ¾ReadingtheI/OConstraints ¾DefiningtheCoreandPlacingtheI/OPads ¾CreatingRectilinearCoreAreas ¾WritingI/OConstraintInformation ¾ReadingSynopsysDesignConstraints ¾AddingCellRows ¾SavingtheFloorplanInformation ¾WritingFloorplanPhysicalConstraintsforDesign CompilerTopographicalMode Placement CTS Routing ¾PrerequisitesforRouting ¾CheckingRoutability ¾SettingUpforRouting ¾RoutingCriticalNets ¾RoutingSignalNets ¾ShieldingNets ¾PerformingECORouting ¾ReportingCellPlacementandRoutingStatistics ¾VerifyingtheRoutedDesign ¾RoutingNetsandBusesintheGUI ¾PostrouteRCExtraction After routing ChipDesignFlow---RCX ¾Tool: Star-RCXT ¾Input: Layout ¾Output: SPEForDSPFgatelevelnetlistwithparasitic ¾Foundryoffering: RCXtechnologyfile ChipDesignFlow---DRC/LVS ¾DRC/LVSINPUT/OUTPUTFILE ChipDesignFlow---DRC/LVS ¾DRC–DesignRuleCheck Pre-Maskgenerationrepairs ¾LVS-

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2024-06-18

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前端设计(也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。1.规格制定芯，也片规，是就像（客户称为Fabless格，无功能）晶圆向芯列表设计片设一样公司计公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。2.详（细设架构计设计）Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前SystemC架构语构言，可架模SystemC的验的以使仿真对型的证一用工具仿真般基。于其Synopsys中典公CoCentric

2024-08-17

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