一种新颖的高精度多相时钟发生电路设计.pdf

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一种新颖的高精度多相时钟发生电路设计2磊孑1而i×109=2·08ps，误差为±‘r赢簧南西)％=l·64％，在本文设计的五相时钟过采样作用下，高速通信李浩亮，张防震引言系统总体架构PLL电路MHz时钟信号“B”，信号“B”进入DLL0多相时钟发生器的设计可归结为两大类方法【l'2J：第一种基于负反馈技术，可分为两小类．一是采用“PLL(锁相环：PhaseLoop)+插入器(Interpolator)”构架Hj，二是采用DLL(DigitalLoop)构架M1；第二种方法采用无反馈(NF：No—Feedback)技术【5“PLL+插入器(Interpolator)”构架的多相时钟发生器所输出多相时钟精度较高，但由于多相时钟直接来自模拟电路PLL，使得设计复杂，其参数无法根据工艺、环境的变化做出动态调整，同时难以和芯片中数字部分单片集成；采用DLL架构的时钟发生器虽然部分数字化了PLL，但仍未从本质上避免模拟电路的特点．而无反馈技术虽然在电路结构上简单了很多，但其最大缺点是由于省去了反馈环节，使得这种方法设计出的多相时钟存在着精度不能保证的问题．本文采用负反馈动态调整原理和数字化模拟电路设计技术，设计了一种新颖的高精度数字可调五相时钟发生器．通过数字控制端子的动态调整，最终可得到480MHz频率、均匀分布的五相时钟．采用TSMC的um工艺，实验结果表明，五相时钟输出周期均为2．08118左右，五相时钟相互间时间间隔为ns，抖动±35接收端电路可正确实现480Mbps串行数据的接收及恢复．1论文设计的五相时钟发生器采用“PLL+DLL”架构，即首先设计产生480MHz稳定时钟的PLL电路，然后通过DLL对其进行逐级、等间距延时以得到五相时钟．时钟发生器总体输入为“晶振及发生电路”，总体输出为周期Tn8的五相时钟“C、D、E、F、G”·图1是电路的总体架构图·其中晶振及发生电路产生20MHz时钟信号“A”，“A”进入PLL进行倍频得到480进行多相分割得到一个周期内(2．08ns)等间距延时的五相时钟信号“C、D、E、F、G”．2PLL电路的组成框图如图2示，其由鉴频鉴相器(PFD)、电荷泵(CP)、三阶低通滤波器(LPF)、由三个全2008年第5期商丘职业技术学院学报第7卷(总第38期)JOURNALSHANGQIU(郑州大学信息工程学院，河南郑州450001)摘要：本文设计了一种新颖的单片集成、适用于高速串行通信接口接收端和数据恢复电路的等间距高精度五相时钟发生电路．基于负反馈动态调整原理和数字化的模拟电路设计技术，电路采用TSMC(TaiwanLtd)的CMOS0．25um工艺设计和后仿真，实验结果表明：时钟发生电路可正确输出五相时钟，周期均为2．08as(频率480Mbps)；相互间隔0．416n0，抖动为35ps，锁定时间为1．8惜，满足高速串行通信接口接收端和数据恢复电路对五相时钟的要求．关键词：高速串行接口；多相时钟发生电路；负反馈；数字化模拟电路设计中图分类号：TN4文献标识码：A文章编号：1671—812712008)05—0053一04LockedCMOS0．25o·416收稿日期：2007一ll—ll基金项目：国家自然科学基金项目(60678045)作者简介：李浩亮(1978一)，男，河南南阳人，郑州大学讲师。博士，主要从事数模混和集成电路设计·53·V01．7，No．5OFVOCA，兀ONALANDTECHNICALCOLLEGEOct．，2008Semiconduc．ManufacturingCompanytorJ．上1《
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．H(s)-鲁2跸差分延迟单元组成的压控振荡器(VCO)、分频器(Divider／N)组成．电，从而使VCO的控制电压降低；“Up”和“Down”为高的时间长度就是充放电的时间长度．图3中的A点、BPFD检测参考时钟mEF和反馈时钟flock间相位关系，并相应输出“uP”或“Down”脉冲电平到CP，CP和LPF把PFD输出的脉冲转化为低频直流控制电平V。试，以控制VCO的振荡频率．当“uP”为高“Down”为低时，CP和LPF对后面滤波器电容充电，使V。。。升高、VCO的振荡频率升高，从而减小fR。，和fl。。间相位差；反之，V训降低，VCO振荡频率下降，同样可减小frzr和flock间相位差．为克服传统电荷泵速度不够快的缺点，论文采用了图3所示电倚泵电路．其输入为“Down、Down—Up、Up一”；输出为“lpf”．当“up”为高时，电路通过“lpf”对后面的电容充电，从而使VCO的控制电压升高；当“Down”为高时，电路通过“lpf”对后面的电容放点间存在正反馈，可使得A和B对输入信号“Up”和“Down”的变化较快反应，提升电路工作速度；同时电路采用的比