基于FPGA的数据处理方法、装置、设备及存储介质.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115098040A(43)申请公布日2022.09.23(21)申请号202210869578.5(22)申请日2022.07.22(71)申请人北京天融信网络安全技术有限公司地址100085北京市海淀区上地东路1号院3号楼四层申请人北京天融信科技有限公司北京天融信软件有限公司(72)发明人梅继力(74)专利代理机构北京超凡宏宇专利代理事务所(特殊普通合伙)11463专利代理师周宇(51)Int.Cl.G06F3/06(2006.01)G06F13/42(2006.01)权利要求书2页说明书11页附图3页(54)发明名称基于FPGA的数据处理方法、装置、设备及存储介质(57)摘要本申请提供一种基于FPGA的数据处理方法、装置、设备及存储介质。该FPGA包括多个算法核，其中，算法核数量预先设定，每个算法核均包括处理算法，且多个算法核能够对数据进行并行处理；该方法包括：接收待处理数据；确定处于空闲状态的目标算法核；利用目标算法核中的处理算法对待处理数据进行处理；获得目标算法核输出的处理结果，并将处理结果进行存储。本申请实施例通过不同应用场景需求，预先定义多个算法核，并且通过多个算法核对待处理数据并行处理，在满足处理算法对带宽要求的前提下，尽可能降低对FPGA资源的消耗。CN115098040ACN115098040A权利要求书1/2页1.一种基于现场可编程逻辑门阵列FPGA的数据处理方法，其特征在于，所述FPGA包括多个算法核，其中，算法核数量预先设定，所述算法核包括处理算法，且所述多个算法核能够对数据进行并行处理；所述方法包括：接收待处理数据；确定处于空闲状态的目标算法核；利用所述目标算法核中的处理算法对所述待处理数据进行处理；获得所述目标算法核输出的处理结果，并将所述处理结果进行存储。2.根据权利要求1所述的方法，其特征在于，所述FPGA还包括先入先出队列FIFO缓存器，所述FIFO缓存器包括处于空闲状态的算法核标识；所述确定处于空闲状态的算法核，包括：将所述FIFO缓存器中，最早写入的处于空闲状态的算法核标识对应的算法核作为所述目标算法核。3.根据权利要求1所述的方法，其特征在于，所述多个算法核预先被划分为多个算法组，每个算法组对应一个一级缓存器；所述将所述处理结果进行存储，包括：将所述处理结果存入对应算法组的一级缓存器中。4.根据权利要求3所述的方法，其特征在于，所述将所述处理结果存入对应算法组的一级缓存器中，包括：获取与所述目标算法核属于同一算法组，且比所述目标算法核优先级高的算法核的写入状态；若所述写入状态均为空闲，则将所述处理结果存入对应算法组的一级缓存器中。5.根据权利要求3或4所述的方法，其特征在于，所述FPGA还包括二级缓存器；所述方法还包括：获取非空的一级缓存器，将所述非空的一级缓存器中的处理结果存储至所述二级缓存器。6.根据权利要求1所述的方法，其特征在于，在确定处于空闲状态的目标算法核之后，所述方法还包括：将所述待处理数据存入所述目标算法核对应的随机存取存储器RAM块中，并生成起始信号；所述利用所述目标算法核中的处理算法对所述待处理数据进行处理，包括：根据所述起始信号调用对应的目标算法核中的处理算法对所述待处理数据进行处理。7.根据权利要求1‑4任一项所述的方法，其特征在于，所述处理算法为哈希算法。8.一种基于FPGA的数据处理装置，其特征在于，所述FPGA包括多个算法核，其中，算法核数量预先设定，所述算法核包括处理算法，且所述多个算法核能够对数据进行并行处理；所述装置包括：数据接收模块，用于接收待处理数据；算法核确定模块，用于确定处于空闲状态的目标算法核；其中，所述目标算法核包括处理算法；数据处理模块，用于利用所述目标算法核中的处理算法对所述待处理数据进行处理；结果存储模块，用于获得所述目标算法核输出的处理结果，并将所述处理结果进行存2CN115098040A权利要求书2/2页储。9.一种电子设备，其特征在于，包括：处理器、存储器和总线，其中，所述处理器和所述存储器通过所述总线完成相互间的通信；所述存储器存储有可被所述处理器执行的程序指令，所述处理器调用所述程序指令能够执行如权利要求1‑7任一项所述的方法。10.一种非暂态计算机可读存储介质，其特征在于，所述非暂态计算机可读存储介质存储计算机指令，所述计算机指令被计算机运行时，使所述计算机执行如权利要求1‑7任一项所述的方法。3CN115098040A说明书1/11页基于FPGA的数据处理方法、装置、设备及存储介质技术领域[0001]本申请涉及数据安全技术领域，具体而言，涉及一种基于PFGA的数据处理方法、装置、电子设备及存储介质。背景技术[0002]现场可编程逻辑门阵列(FieldPro