形成通孔的方法.pdf

(19)中华人民共和国国家知识产权局*CN102376637A*(12)发明专利申请(10)申请公布号CN102376637A(43)申请公布日2012.03.14(21)申请号201010267590.6(22)申请日2010.08.24(71)申请人中芯国际集成电路制造(上海)有限公司地址201203上海市浦东新区张江路18号(72)发明人符雅丽张海洋韩秋华尹晓明(74)专利代理机构北京市磐华律师事务所11336代理人董巍谢栒(51)Int.Cl.H01L21/768(2006.01)权利要求书1页说明书6页附图8页(54)发明名称形成通孔的方法(57)摘要本发明提供了一种形成通孔的方法，包括：提供前端器件结构，所述前端器件结构上具有层间介质层，所述层间介质层上形成有具有开口图案的硬掩膜层，露出部分所述层间介质层；对所述硬掩膜层和所述层间介质层进行等离子体放电处理和/或气体吹扫；以所述硬掩膜层为掩膜，刻蚀所述层间介质层，形成所述通孔。根据本发明，能够避免在形成通孔时出现盲孔，提高了半导体器件的整体性能，提高了良品率。CN102376ACCNN110237663702376645A权利要求书1/1页1.一种形成通孔的方法，包括：提供前端器件结构，所述前端器件结构上具有层间介质层，所述层间介质层上形成有具有开口图案的硬掩膜层，露出部分所述层间介质层；对所述硬掩膜层和所述层间介质层进行等离子体放电处理和/或气体吹扫；以所述硬掩膜层为掩膜，刻蚀所述层间介质层，形成所述通孔。2.如权利要求1所述的方法，其特征在于，所述硬掩膜层的材料为二氧化硅或黑钻石。3.如权利要求1所述的方法，其特征在于，所述等离子体放电处理采用的气体为He。4.如权利要求3所述的方法，其特征在于，所述等离子体放电处理的工艺条件为，He的流量为50～1000sccm，反应腔室的压强小于20mtorr，放电功率小于100W。5.如权利要求4所述的方法，其特征在于，所述等离子体放电处理的放电时间为8～20秒。6.如权利要求4所述的方法，其特征在于，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间小于24小时时，所述放电时间S为8秒≤S＜12秒。7.如权利要求4所述的方法，其特征在于，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于24小时且小于48小时，所述放电时间S为12秒≤S＜15秒。8.如权利要求4所述的方法，其特征在于，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于48小时且小于72小时，所述放电时间S为15秒≤S＜20秒。9.如权利要求4所述的方法，其特征在于，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于72小时，所述放电时间S为大于或等于20秒。10.如权利要求1所述的方法，其特征在于，所述气体为N2和He的混合气体。11.如权利要求10所述的方法，其特征在于，所述气体吹扫步骤的工艺条件为，N2的流量为10～100sccm，He的流量为10～30sccm，放电功率为0W，反应腔室的压强为10～50mtorr，吹扫的时间为8～30秒。2CCNN110237663702376645A说明书1/6页形成通孔的方法技术领域[0001]本发明涉及半导体制造工艺，特别涉及形成通孔的方法。背景技术[0002]集成电路制造工艺是一种平面制作工艺，其结合光刻、刻蚀、沉积、离子注入等多种工艺，在同一衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能，其中，任何一步工艺出现偏差，都可能会导致电路的性能参数偏离设计值。[0003]以通孔的形成方法为例，半导体制作过程中常需要制作大量的通孔，以在两层以上的导电层中形成互连线。通孔的形成质量对于电路的性能影响很大，尤其对于65nm以下工艺，如果其工艺结果出现偏差，将会导致电路的电性能变差，严重时器件将不能正常工作。[0004]现有的工艺中，形成通孔的方法如图1A至1B所示。[0005]如图1A所示，首先在基底101上沉积一层刻蚀停止层102，在65nm以下工艺中，该刻蚀停止层102通常会采用碳化硅。在刻蚀停止层102上沉积层间介质层103，该层要求为低k(介电常数)的介质材料层，通常可以是利用化学气相沉积(CVD)方法形成的氧化硅材料。在层间介质层103的表面形成硬掩膜层104。在硬掩膜层104的表面涂敷一层光刻胶层，通过曝光显影方法形成具有图案的光刻胶层105。[0006]如图1B所示，以光刻胶层105为掩膜，依次刻蚀硬掩膜层104和层间介质层103，直到露出刻蚀停止层102