两相非交叠时钟产生电路.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN108233899A(43)申请公布日2018.06.29(21)申请号201810118872.6(22)申请日2018.02.06(71)申请人深圳骏通微集成电路设计有限公司地址518000广东省深圳市龙华区大浪街道腾龙路淘金地展滔商业广场B座410号(72)发明人张常红曾隆月(74)专利代理机构深圳市精英专利事务所44242代理人王文伶(51)Int.Cl.H03K5/15(2006.01)H03K5/156(2006.01)权利要求书2页说明书6页附图2页(54)发明名称两相非交叠时钟产生电路(57)摘要本发明提供了一种两相非交叠时钟产生电路，所述电路包括：用于输入时钟信号的信号输入端，连接输入端以用于调制所述时钟信号以获取第一局部信号的第一时钟电路，连接输入端以用于调制所述时钟信号以获取第二局部信号的第二时钟电路，连接第一时钟电路用于输出第一局部信号的第一输出端，连接第二时钟电路用于输出第二局部信号的第二输出端。本发明叠加线路较少，且一个时钟信号仅经过两次分歧、一次变化之后就输出四个子时钟信号，且四个子时钟信号的输出时延各有不同，在用于控制电路开关的通断方面，能够使节点在同一时刻不受两个电压源的驱动，并且提供提前关断时钟，减小与信号相关的电荷注入效应的影响。CN108233899ACN108233899A权利要求书1/2页1.一种两相非交叠时钟产生电路，其特征在于，至少包括：信号输入端，用于输入时钟信号；第一时钟电路，连接信号输入端以用于调制所述时钟信号以获取第一局部信号；第二时钟电路，连接信号输入端以用于调制所述时钟信号以获取第二局部信号；第一输出端，连接第一时钟电路用于输出第一局部信号；第二输出端，连接第二时钟电路用于输出第二局部信号。2.根据权利要求1所述的电路，其特征在于，所述第一时钟电路至少包括延迟组件、逻辑门组件、第一延时单元及缓冲器。3.根据权利要求2所述的电路，其特征在于，所述延迟组件包括第一延迟组件、第二延迟组件和第三延迟组件；所述逻辑门组件包括第一逻辑门和第二逻辑门；所述缓冲器包括第一缓冲器和第二缓冲器；所述第一局部信号包括第二时钟信号和第三时钟信号；所述第一输出端包括第一时钟信号输出端和第二时钟信号输出端；所述信号输入端连接第一延迟组件的输入端以产生第一时钟信号，第一延迟组件的输出端连接第一逻辑门的第一输入端，第一逻辑门的输出端连接第一延时单元的输入端、第一延时单元的输出端连接第二延迟组件的输入端，第二延迟组件的输出端连接第三延迟组件的输入端，第三延迟组件的输出端连接第二逻辑门的第一输入端，第二逻辑门的输出端连接第一缓冲器的输入端，第一缓冲器的输出端连接第一时钟信号输出端以输出第二时钟信号；所述第一逻辑门的第二输入端连接第二时钟电路并相交于第一连接点；所述第一延时单元的输出端连接第二逻辑门的第二输入端；所述第二延迟组件的输出端连接第二缓冲器的输入端，第二缓冲器的输出端连接第二时钟信号输出端以输出第三时钟信号；所述第二时钟电路连接所述第三延迟组件和第二逻辑门之间的第二连接点。4.根据权利要求2或3所述的电路，其特征在于，所述延迟组件为反相器。5.根据权利要求2或3所述的电路，其特征在于，所述逻辑门组件为与非门。6.根据权利要求1所述的电路，其特征在于，所述第二时钟电路至少包括延迟组件、逻辑门组件、第二延时单元及缓冲器。7.根据权利要求6所述的电路，其特征在于，所述延迟组件包括第四延迟组件和第五延迟组件；所述逻辑门组件包括第三逻辑门和第四逻辑门；所述缓冲器包括第三缓冲器、第四缓冲器和第五缓冲器；所述第二局部信号包括第五时钟信号和第六时钟信号；所述第二输出端包括第三时钟信号输出端和第四时钟信号输出端；所述信号输入端连接第三缓冲器的输入端以产生第四时钟信号，第三缓冲器的输出端连接第三逻辑门的第一输入端，第三逻辑门的输出端连接第二延时单元的输入端、第二延时单元的输出端连接第四延迟组件的输入端，第四延迟组件的输出端连接第五延迟组件的输入端，第五延迟组件的输出端连接第四逻辑门的第一输入端，第四逻辑门的输出端连接2CN108233899A权利要求书2/2页第四缓冲器的输入端，第四缓冲器的输出端连接第三时钟信号输出端以输出第五时钟信号；所述第三逻辑门的第二输入端连接第一时钟电路并相交于第二连接点；所述第二延时单元的输出端连接第四逻辑门的第二输入端；所述第四延迟组件的输出端连接第五缓冲器的输入端，第五缓冲器的输出端连接第四时钟信号输出端以输出第六时钟信号；所述第一时钟电路连接所述第五延迟组件和第四逻辑门之间的第一连接点。8.根据权利要求6或7所述的电路，其特征在于，所述延迟组件为反相器。9.根据权利要求6或7所述的电路，其特征在于，所述逻