用于硅衬底上的III-V族氮化物层的梯度氮化铝镓和超晶格缓冲层.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号(10)申请公布号CNCN103515419103515419A(43)申请公布日2014.01.15(21)申请号201210487729.7(22)申请日2012.11.26(30)优先权数据13/534,3682012.06.27US(71)申请人台湾积体电路制造股份有限公司地址中国台湾新竹(72)发明人陈祈铭刘柏均喻中一(74)专利代理机构北京德恒律治知识产权代理有限公司11409代理人章社杲孙征(51)Int.Cl.H01L29/15(2006.01)H01L29/778(2006.01)H01L21/02(2006.01)权权利要求书1页利要求书1页说明书6页说明书6页附图6页附图6页(54)发明名称用于硅衬底上的III-V族氮化物层的梯度氮化铝镓和超晶格缓冲层(57)摘要本发明涉及集成电路以及用于制造集成电路的方法。集成电路包括晶格匹配结构。晶格匹配结构可以包括第一缓冲区、第二缓冲区和由AlxGa1-xN/AlyGa1-yN层对形成的超晶格结构。本发明提供了用于硅衬底上的III-V族氮化物层的梯度氮化铝镓和超晶格缓冲层。CN103515419ACN103549ACN103515419A权利要求书1/1页1.一种集成电路，包括：硅衬底，具有第一晶格结构；III族氮化物层，上覆所述硅衬底并且具有第二晶格结构；晶格匹配结构，布置在所述硅衬底和所述III族氮化物层之间，所述晶格匹配结构被配置成在所述第一晶格结构和所述第二晶格结构之间提供界面，所述晶格匹配结构包括：第一缓冲区；第二缓冲区；以及超晶格结构，包括AlxGa1-xN/AlyGa1-yN重复层对。2.根据权利要求1所述的集成电路，其中，所述晶格匹配结构的第一缓冲区包括形成的厚度为约20nm至约80nm的第一A1N层和形成的厚度为约50nm至约200nm的第二氮化铝层。3.根据权利要求1所述的集成电路，其中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGa1-xN层。4.根据权利要求3所述的集成电路，其中，x从第一梯度AlxGa1-xN层到后续的梯度AlxGa1-xN层不断降低。5.根据权利要求3所述的集成电路，其中，所述多个梯度AlxGa1-xN层包括三个层。6.根据权利要求5所述的集成电路，其中，在第一层中x为约0.9至约0.7，在第二层中x为约0.4至约0.6，而在第三层中x为约0.15至约0.2。7.根据权利要求6所述的集成电路，其中，所述第一层的厚度为约50nm至约200nm，所述第二层的厚度为约150nm至约250nm，而所述第三层的厚度为约350nm至约600nm。8.根据权利要求1所述的集成电路，其中，所述超晶格结构包括约20对至约100对AlxGa1-xN/AlyGa1-yN层对。9.一种制造半导体结构的方法，包括：提供硅衬底；在所述硅衬底上形成晶格匹配结构，所述晶格匹配结构包括第一缓冲区、第二缓冲区和包含AlxGa1-xN/AlyGa1-yN重复层对的超晶格结构；以及形成上覆所述晶格匹配结构的III族氮化物层。10.根据权利要求9所述的方法，其中，形成所述晶格匹配结构包括：通过在约900℃至约1000℃的温度下形成第一AlN层以及在约1000℃至约1300℃的第二温度下形成第二AlN层来形成所述第一缓冲区；或者通过在约1000℃至约1200℃的温度下形成多个梯度AlxGa1-xN层来形成所述第二缓冲区。2CN103515419A说明书1/6页用于硅衬底上的III-V族氮化物层的梯度氮化铝镓和超晶格缓冲层技术领域[0001]本发明涉及集成电路以及用于制造集成电路的方法，具体而言，涉及在晶格匹配结构及其制造方法。背景技术[0002]在硅衬底上难以沉积氮化镓(GaN)膜，因为两种材料之间具有大的热膨胀系数不匹配。大多数沉积技术涉及沉积具有与衬底和GaN显著不同的组成的缓冲层或应力释放层。这些技术产生在室温下处于拉伸应力下的GaN膜。拉伸应力倾向于在GaN中形成宏观裂纹，其对在GaN上制造的器件产生不利的影响。发明内容[0003]为了解决上述技术问题，一方面，本发明提供了一种集成电路，包括：硅衬底，具有第一晶格结构；III族氮化物层，上覆所述硅衬底并且具有第二晶格结构；晶格匹配结构，布置在所述硅衬底和所述III族氮化物层之间，所述晶格匹配结构被配置成在所述第一晶格结构和所述第二晶格结构之间提供界面，所述晶格匹配结构包括：第一缓冲区；第二缓冲区；以及超晶格结构，包括AlxGa1-xN/AlyGa1-yN重复层对。[0004]在所述的集成电路中，所述晶格匹配结构的第一缓冲区包括形成的厚度为约20nm至约80nm的第一AlN层和形成的厚度为约50nm至约200nm的第二氮化铝层。[00