半导体器件及其制造方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115831873A(43)申请公布日2023.03.21(21)申请号202210657728.6(22)申请日2022.06.10(30)优先权数据63/280,8472021.11.18US17/677,9292022.02.22US(71)申请人台湾积体电路制造股份有限公司地址中国台湾新竹(72)发明人林诗雅杜建德蔡仲恩刘致为(74)专利代理机构北京德恒律治知识产权代理有限公司11409专利代理师章社杲李伟(51)Int.Cl.H01L21/8238(2006.01)H01L27/092(2006.01)权利要求书2页说明书17页附图40页(54)发明名称半导体器件及其制造方法(57)摘要本发明的实施例涉及半导体器件及其制造方法。半导体器件包括栅极结构、n型源极/漏极部件、p型源极/漏极部件、NFET沟道和PFET沟道。栅极结构在衬底上方。n型源极/漏极部件分别位于栅极结构的相对的第一侧和第二侧处。p型源极/漏极部件分别位于栅极结构的相对的第三侧和第四侧处。NFET沟道在栅极结构内延伸并且连接n型源极/漏极部件。PFET沟道在栅极结构内延伸并且连接p型源极/漏极部件。NFET沟道和PFET沟道由栅极结构垂直间隔开。CN115831873ACN115831873A权利要求书1/2页1.一种制造半导体器件的方法，包括：在衬底上形成第一半导体层并且在所述第一半导体层上方形成第二半导体层，所述第一半导体层和所述第二半导体层具有沿着第一方向延伸的第一侧壁和沿着不同于所述第一方向的第二方向延伸的第二侧壁；在所述第一半导体层的所述第一侧壁上形成第一内部间隔件；在所述第二半导体层的所述第一侧壁上形成p型源极/漏极结构；在所述第二半导体层的所述第二侧壁上形成第二内部间隔件；在所述第一半导体层的所述第二侧壁上形成n型源极/漏极结构；以及形成至少部分地位于所述第一半导体层和所述第二半导体层之间的栅极结构。2.根据权利要求1所述的方法，其中，所述第二半导体层由与所述第一半导体层不同的材料形成。3.根据权利要求1所述的方法，其中，所述第一半导体层具有拉伸应变。4.根据权利要求1所述的方法，其中，所述第二半导体层具有压缩应变。5.根据权利要求1所述的方法，还包括：在形成所述第一内部间隔件之前，蚀刻所述第一半导体层的所述第一侧壁，使得所述第一半导体层的所述第一侧壁从所述第二半导体层的所述第一侧壁横向缩进。6.根据权利要求1所述的方法，还包括：在形成所述第二内部间隔件之前，蚀刻所述第二半导体层的所述第二侧壁，使得所述第二半导体层的所述第二侧壁从所述第一半导体层的所述第二侧壁横向缩进。7.根据权利要求1所述的方法，还包括：在形成第一内部间隔件之后，在所述衬底上形成底部介电隔离结构，其中，所述p型源极/漏极结构分别形成在所述底部介电隔离结构上。8.根据权利要求1所述的方法，还包括：在形成所述第二内部间隔件之后，在所述衬底上形成底部介电隔离结构，其中，所述n型源极/漏极结构分别形成在所述底部介电隔离结构上。9.一种制造半导体器件的方法，包括：在衬底上形成层堆叠件，所述层堆叠件包括NFET沟道层、PFET沟道层和位于所述NFET沟道层和所述PFET沟道层之间的牺牲层；对所述层堆叠件的相对的第一侧壁执行第一选择性蚀刻工艺，其中，所述第一选择性蚀刻工艺以比蚀刻所述PFET沟道层更快的蚀刻速率蚀刻所述NFET沟道层；在执行所述第一选择性蚀刻工艺之后，在所述层堆叠件的所述第一侧壁上形成p型外延结构；对所述层堆叠件的相对的第二侧壁执行第二选择性蚀刻工艺，其中，所述第二选择性蚀刻工艺以比蚀刻所述NFET沟道层更快的蚀刻速率蚀刻所述PFET沟道层；在执行所述第二选择性蚀刻工艺之后，在所述层堆叠件的所述第二侧壁上形成n型外延结构；以及用栅极结构替换所述牺牲层。10.一种半导体器件，包括：栅极结构，位于衬底上方；2CN115831873A权利要求书2/2页n型源极/漏极部件和p型源极/漏极部件，设置在所述栅极结构周围，其中，从俯视图看，所述栅极结构具有四边形轮廓，所述n型源极/漏极部件分别位于所述栅极结构的所述四边形轮廓的相对的第一侧和第二侧处，并且所述p型源极/漏极部件分别位于所述栅极结构的所述四边形轮廓的相对的第三侧和第四侧处；NFET沟道，在所述栅极结构内延伸并且连接所述n型源极/漏极部件；以及PFET沟道，在所述栅极结构内延伸并且连接所述p型源极/漏极部件，从截面图看，所述NFET沟道和所述PFET沟道由所述栅极结构垂直间隔开。3CN115831873A说明书1/17页半导体器件及其制造方法技术领域[0001]本发明的实施例涉及半导体器件及其制造方法。背景技术[0002]半导体器件被用于各种电子应用，例如