半导体器件及其制造方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115842038A(43)申请公布日2023.03.24(21)申请号202210798142.1H01L21/336(2006.01)(22)申请日2022.07.06H01L29/78(2006.01)(30)优先权数据63/256,0492021.10.15US17/721,4322022.04.15US(71)申请人台湾积体电路制造股份有限公司地址中国台湾新竹(72)发明人张正伟沙哈吉·B·摩尔刘奕莹(74)专利代理机构北京德恒律治知识产权代理有限公司11409专利代理师章社杲李伟(51)Int.Cl.H01L29/06(2006.01)H01L29/10(2006.01)权利要求书2页说明书14页附图24页(54)发明名称半导体器件及其制造方法(57)摘要制造半导体器件的方法包括在衬底上方交替堆叠第一半导体层和第二半导体层，将第一半导体层和第二半导体层图案化为鳍结构，横跨鳍结构形成介电层，以及去除鳍结构的第一半导体层，从而在鳍结构的第二半导体层之间形成间隙。该方法还包括沉积第一金属层以包裹第二半导体层，从而在介电层的相对侧壁之间形成空隙，使第一金属层凹进，在凹进的第一金属层上方形成阻挡层，从而覆盖空隙，以及在阻挡层上方沉积第二金属层。本发明的实施例还涉及半导体器件。CN115842038ACN115842038A权利要求书1/2页1.一种制造半导体器件的方法，包括：在衬底上方交替堆叠第一半导体层和第二半导体层；将所述第一半导体层和所述第二半导体层图案化为鳍结构；横跨所述鳍结构形成介电层；去除所述鳍结构的所述第一半导体层，从而在所述鳍结构的所述第二半导体层之间形成间隙；沉积第一金属层以包裹所述第二半导体层的周围，其中，在所述介电层的相对侧壁之间形成空隙；使所述第一金属层凹进；在所述凹进的第一金属层上方形成阻挡层，从而覆盖所述空隙；以及在所述阻挡层上方沉积第二金属层。2.根据权利要求1所述的方法，还包括：使所述第二金属层凹进；以及形成接合在所述凹进的第二金属层上的金属接触件。3.根据权利要求2所述的方法，其中，所述金属接触件的底面在所述介电层的顶部的下面。4.根据权利要求1所述的方法，其中，所述第一金属层的沉积覆盖所述介电层的所述相对侧壁，并且所述第一金属层的所述凹进露出所述介电层的所述相对侧壁的顶部。5.根据权利要求1所述的方法，其中，所述第一金属层的所述凹进还减薄所述介电层的厚度。6.根据权利要求1所述的方法，其中，所述阻挡层的形成包括：在所述半导体器件上方沉积毯式层；以及去除位于所述介电层的所述相对侧壁外部的所述毯式层的部分。7.根据权利要求6所述的方法，其中，所述阻挡层的形成还包括：去除沉积在所述介电层的所述相对侧壁上的所述毯式层的部分，从而露出所述相对侧壁的顶部。8.根据权利要求6所述的方法，其中，所述毯式层包括金属氮化物。9.一种制造半导体器件的方法，包括：形成悬置在衬底之上的垂直堆叠的沟道构件；形成邻接所述沟道构件的相对端部的应变材料；沉积包裹所述沟道构件的周围的功函金属层，其中，在沉积所述功函金属层之后，所述沟道构件之间的间隙缩小，但是仍然保留；部分地去除所述功函金属层；在所述功函金属层上形成阻挡层，其中，所述阻挡层密封所述阻挡层下方的所述间隙；以及在所述阻挡层上沉积金属填充层。10.一种半导体器件，包括：半导体沟道构件，垂直地堆叠在衬底上方；栅极堆叠件，包裹所述半导体沟道构件的周围，其中，所述栅极堆叠件包括第一金属2CN115842038A权利要求书2/2页层、第二金属层、夹在所述第一金属层和所述第二金属层之间的阻挡层、以及堆叠在所述第一金属层和所述阻挡层之间的空隙；源极/漏极(S/D)外延部件，与所述半导体沟道构件接触；绝缘层，介于所述源极/漏极(S/D)外延部件和所述栅极堆叠件之间；以及栅极间隔件，设置在所述栅极堆叠件的侧壁上，其中，所述第一金属层在所述栅极间隔件的顶面的下面。3CN115842038A说明书1/14页半导体器件及其制造方法技术领域[0001]本发明的实施例涉及半导体器件及其制造方法。背景技术[0002]半导体集成电路(IC)工业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演化过程中，功能密度(即每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。[0003]最近，为了通过增加栅极‑沟道耦接、减小截止状态电流和减小短沟道效应(SCE)来努力改进栅极控制，已经引入了多栅极半导体器件。已经引入的一种这样的