增强型MOSFET器件及其制备方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115985965A(43)申请公布日2023.04.18(21)申请号202310128838.8(22)申请日2023.02.01(71)申请人浙江芯科半导体有限公司地址310000浙江省杭州市富阳区春江街道江南路68号第23幢706室(72)发明人李京波雷剑鹏龚彬彬王小周(74)专利代理机构杭州五洲普华专利代理事务所(特殊普通合伙)33260专利代理师朱林军(51)Int.Cl.H01L29/78(2006.01)H01L21/336(2006.01)H01L29/207(2006.01)H01L29/20(2006.01)权利要求书1页说明书4页附图3页(54)发明名称增强型MOSFET器件及其制备方法(57)摘要本申请公开了一种增强型MOSFET器件，包括：衬底；N型GaN缓冲层，位于衬底的上方；U型GaN层，位于N型GaN缓冲层的上方；P型GaN层，位于U型GaN层的上方；N型Poly‑Si层，位于P型GaN层的上方；栅介质层，位于N型Poly‑Si层的上方；栅极，位于栅介质层的上方；源极，位于N型Poly‑Si层的上方；漏极，位于U型GaN层的上方，漏极和源极分别位于栅极两侧。本申请将N型Poly‑Si层直接形成在载流子浓度较低的U型GaN层上，再将漏极形成在N型Poly‑Si层上，采用此结构相当于形成漏极的扩散区，利用缓变结代替突变结，可以将漏端的峰值电场降低，从而达到抑制热载流子效应的目的；采用N型Poly‑Si层替代市面上常用的N‑GaN结构，有助于降低成本并提高MOSFET的击穿电压。CN115985965ACN115985965A权利要求书1/1页1.一种增强型MOSFET器件，其特征在于，包括：衬底；N型GaN缓冲层，位于所述衬底的上方；U型GaN层，位于所述N型GaN缓冲层的上方；P型GaN层，位于所述U型GaN层的上方；N型Poly‑Si层，位于所述P型GaN层以及U型GaN层的上方；栅介质层，位于所述N型Poly‑Si层的上方；栅极，位于所述栅介质层的上方；源极，位于所述N型Poly‑Si层的上方；漏极，位于所述N型Poly‑Si层上方，所述漏极和所述源极分别位于栅极两侧。2.如权利要求1所述的增强型MOSFET器件，其特征在于，所述衬底为Al2O3衬底、SiC衬底或Si衬底。3.如权利要求1所述的增强型MOSFET器件，其特征在于，所述栅介质层的材质为Al2O3、SiO2或Si3N4。4.如权利要求1所述的增强型MOSFET器件，其特征在于，所述N型GaN缓冲层载流子浓度为‑2×1019至‑5×1019cm‑3，厚度为1um至1.2um。5.如权利要求1所述的增强型MOSFET器件，其特征在于，所述U型GaN层载流子浓度为‑3×1016至‑9×1016cm‑3，厚度为5um至8um。6.如权利要求1所述的增强型MOSFET器件，其特征在于，所述P型GaN层载流子浓度为3×1017至3×1018cm‑3，厚度为1um至1.2um。7.如权利要求1所述的增强型MOSFET器件，其特征在于，所述N型Poly‑Si层载流子浓度为‑1×1020至‑3×1020cm‑3，厚度为200nm至300nm。8.一种增强型MOSFET器件的制备方法，其特征在于，包括以下步骤：S1、在衬底上方依次沉淀N型GaN缓冲层、U型GaN层和P型GaN层以形成外延片，然后清洗外延片；S2、刻蚀P型GaN层；S3、在P型GaN层和U型GaN层上二次外延生长N型Poly‑Si层；S4、刻蚀N型Poly‑Si层；S5、在外延片上表面沉积栅介质层，并刻蚀栅介质层；S6、通过电子束蒸镀工艺在N型Poly‑Si层上形成源极和漏极，在栅介质层上形成栅极。9.如权利要求8所述的增强型MOSFET器件的制备方法，其特征在于，所述N型GaN缓冲层载流子浓度为‑2×1019至‑5×1019cm‑3，厚度为1um至1.2um；所述U型GaN层载流子浓度为‑3×1016至‑9×1016cm‑3，厚度为5um至8um；所述P型GaN层载流子浓度为3×1017至3×1018cm‑3，厚度为1um至1.2um；所述N型Poly‑Si层载流子浓度为‑1×1020至‑3×1020cm‑3，厚度为200nm至300nm。10.如权利要求8所述的增强型MOSFET器件的制备方法，其特征在于，所述衬底为Al2O3衬底、SiC衬底或Si衬底；所述栅介质层的材质为Al2O3、SiO2或Si3N4。2CN115985965A说明书1/4页增强型MOSFET器件及其制备方法技术领域[0001]本发明涉及半导体领域，具体涉及增强型MOSFET器件及其制备方法。背景技术[0002]功率MOS器件是高频电力电子装置的