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(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115996578A(43)申请公布日2023.04.21(21)申请号202211527432.9(22)申请日2022.11.30(71)申请人联合微电子中心有限责任公司地址401332重庆市沙坪坝区沙坪坝西园一路28号附2号(72)发明人李仁雄黄俊丁琦彭路露宁宁(74)专利代理机构上海光华专利事务所(普通合伙)31219专利代理师罗泳文(51)Int.Cl.H10B53/30(2023.01)H10B53/40(2023.01)H10B53/50(2023.01)H10N97/00(2023.01)权利要求书2页说明书7页附图5页(54)发明名称半导体装置及其制备方法(57)摘要本发明提供一种半导体装置及其制备方法,在器件中加入负电容结构,实现了一种将逻辑器件与闪存结构在同一工艺平台制造的制备方法,具有设计和工艺简单,制造成本低的优点。本发明通过控制相应器件栅氧层和负电容介质层的厚度,控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围,可以使得所述嵌入式快闪存储器被控制工作在双稳态区域,从而实现稳定的闪存储存功能,所述逻辑核心器件和输入输出器件被控制工作在无迟滞态区域,从而实现逻辑器件功能。CN115996578ACN115996578A权利要求书1/2页1.一种半导体装置的制备方法,其特征在于,所述制备方法包括:1)提供一基底,所述基底上形成有对应嵌入式快闪存储器的第一栅凹槽、对应逻辑核心器件的第二栅凹槽及对应输入输出器件的第三栅凹槽,所述第一栅凹槽、第二栅凹槽和第三栅凹槽的底部分别具有第一栅氧层、第二栅氧层和第三栅氧层,所述第二栅氧层的厚度小于所述第一栅氧层和所述第三栅氧层的厚度;2)于所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁形成正电容介质层;3)于所述正电容介质层表面形成负电容介质层,位于所述第一栅凹槽和所述第二栅凹槽内的第一负电容介质层和第二负电容介质层的厚度小于位于所述第三栅凹槽内的第三负电容介质层的厚度;4)于所述第一栅凹槽、第二栅凹槽和第三栅凹槽中形成金属栅极。2.根据权利要求1所述的半导体装置的制备方法,其特征在于:所述正电容介质层的材料包括氧化硅、氮化硅、氧化锆及铪基高k介质层中的一种或两种以上的组合。3.根据权利要求1所述的半导体装置的制备方法,其特征在于:所述负电容介质层的材料包括铁电材料,所述铁电材料包括Pb(Zr0.5Ti0.5)O3、HfZrOx、SrBi2Ta2O9、BaTiO3和SrTiO3中的一种或两种以上的组合。4.根据权利要求1所述的半导体装置的制备方法,其特征在于:步骤1)中所述第一栅氧层、第二栅氧层和第三栅氧层通过沉积以控制其各自的厚度,通过且所述第一栅氧层与所述第三栅氧层的厚度相同且均大于所述第二栅氧层的厚度;或/及步骤2)中,所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁形成的正电容介质层为同时形成且具有相同的厚度;或/及步骤3)中所述第一负电容介质层、第二负电容介质层和第三负电容介质层通过沉积以控制其各自的厚度,且所述第一负电容介质层和第二负电容介质层的厚度相同且均小于位于所述第三栅凹槽内的第三负电容介质层的厚度。5.根据权利要求1~4任意一项所述的半导体装置的制备方法,其特征在于:通过控制所述第一栅氧层、第二栅氧层和第三栅氧层的厚度以及所述第一负电容介质层、第二负电容介质层和第三负电容介质层的厚度,控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围,其中,所述逻辑核心器件及输入输出器件的等效负电容值的范围为‑2CMOS<CFE<0,所述嵌入式快闪存储器的等效负电容值的范围为CFE<‑2CMOS,其中,CFE为负电容介质层的等效负电容值,CMOS为栅氧层和正电容介质层组合的等效正电容值。6.根据权利要求6所述的半导体装置的制备方法,其特征在于:所述嵌入式快闪存储器工作在双稳态区域,所述逻辑核心器件和输入输出器件工作在无迟滞态区域。7.一种半导体装置,其特征在于,包括:基底,所述基底上形成有对应嵌入式快闪存储器的第一栅凹槽、对应逻辑核心器件的第二栅凹槽及对应输入输出器件的第三栅凹槽,所述第一栅凹槽、第二栅凹槽和第三栅凹槽的底部分别具有第一栅氧层、第二栅氧层和第三栅氧层,所述第二栅氧层的厚度小于所述第一栅氧层和所述第三栅氧层的厚度;正电容介质层,形成于所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁;负电容介质层,位于所述第一栅凹槽的所述第一负电容介质层和位于所述第二栅凹槽内的第二负电容介质层的厚度小于位于所述第三栅凹槽内的第三负电容介质层的厚度;金属栅极,形成于所述第一栅凹槽、第二栅凹槽和第三栅凹槽中。2CN115996578A权利要求书2/2页8.根据权利要求8所述