数字信号处理系统的实现下.pptx

5.6数字信号处理硬件-数字信号处理器一、数字信号处理器的发展概况最早问世的6种DSP每隔10年DSP芯片的发展冯氏结构2)具有高速阵列乘法器等专用硬件。精度至少为16×16位定点，一些DSP的片内已含有40×40位的浮点乘法器。3)具有高速的片内数据存储器和程序存储器。对于一些简单、单一的操作，例如卷积、相关等，可以在片内完成，避免与外部的低速存储器打交道。新近的DSP产品均为双端口片内RAM。并行接口串行接口DMA多处理器并行的链路接口全局存储器的控制逻辑和接口TMS320C2000系列TMS320C2000系列C28X系列。Copyright©2003TexasInstruments.Allrightsreserved.比较、选择和存储单元（CSSU），支持Viterbi算法。单周期指令支持浮点数的归一化和指数编码。新的单周期指令提高了信号处理的效率，例如，对称系数的线性相位FIR滤波。TMS320C6000系列TMS320C6000系列TMS320C67xTMS320C54x的结构特点1)中央处理单元3）系统控制5）指令功能大大加强表5.3TMS320C54X的间接寻址解开始对AR0赋值为N/2=4，执行以下两条程序即可：RPT#7PORTR*AR1+0B,PA0RPTC=7使得下一条指令重复执行八次；第二条为输入语句，从PA0口输入八个数据，即x(0),x(1),,x(7),按照指定的间接寻址方式存放。间接地址AR1的内容，分别为：AR1AR1=0200H初始值AR1+AR0AR1=0204H第1次变址AR1+AR0AR1=0202H第2次变址AR1+AR0AR1=0206H第3次变址AR1+AR0AR1=0201H第4次变址AR1+AR0AR1=0205H第5次变址AR1+AR0AR1=0203H第6次变址AR1+AR0AR1=0207H第7次变址2)支持可变长度指令指令长度可以是8位、16位、24位、32位、40位或48位；指令读取由16位增至32位；片内指令缓存器自动分解指令，充分利用每一时钟周期。4）32位宽度的扩展存储器接口可与外部的高速低成本存储器相连，包括同步的高速DRAM、SRAM以及异步的DRAM、SRAM、ROM和闪存。5）新型的评估硬件C55x片内含有先进的评估硬件，提高了Debug的速度，简化了Debug的过程。ARM（AdvancedRISCMachines）1979年美国Intel公司发布的商用可编程器件2920是DSP芯片1980年，日本NEC公司推出的μPD7720是个具有乘法器的商用DSP芯片。MOTOROLA的DSP56和DSP96系列，AD（模拟器件）公司的ADSP2100系列以及AT&T的DSP16和DSP32系列。TI公司在1982年成功推出其代DSP芯片TMS32010及其系列产品之后相继推出了一系列DSP芯片。从运算速度来看，MAC（乘法/累加）时间已经从20世纪80年代初的400ns（如TMS32010）降低到10ns以下DSP芯片内部关键的乘法器部件从1980年的占模片区（diearea）的40%左右下降到5%以下，先进的DSP芯片的片内已含有多个乘法器部件和算术逻辑单元，片内RAM的数量也增加了一个数量级以上。1980年采用4μmNMOS工艺，而现在则普遍采用亚微米（Micron）CMOS工艺二、DSP的特点MultiplyandAccumulateUnit乘法/累加指令位反转寻址模式数据移动操作饱和溢出处理重复指令三、TMS320系列数字信号处理器TMS320C2000系列C24X系列。TMS320C5000系列TMS320C54xTMS320C55xTMS320C6000系列TMS320C5000的结构原理2)中央存储组织4）IEEE1149.1标准扫描逻辑表5.3TMS320C54X的间接寻址例7当前辅助寄存器AR1=0200H，以此做为输入数据的基地址，顺序读入八个数即N=8，但按位反转存放。浮点数的尾数进行归一化处理TMS320C55x的结构特点：3）提高并行度硬件上采用双1717位乘法/累加器（MAC），四个40位累加器（ACC），新增四个数据寄存器和一个16位算术逻辑单元（ALU）；新增并行指令，包括用户可编程并行指令；新增总线和扩展寻址部件，从而保证硬件能充分发挥作用。这些包括三组16位数据读总线，两组16位数据写总线，一组32位程序总线，六组24位地址总线。OMAP的硬件结构ARM的主要特点