并行FLASH访问系统和方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN107273316A(43)申请公布日2017.10.20(21)申请号201710428615.8(22)申请日2017.06.08(71)申请人迈普通信技术股份有限公司地址610041四川省成都市高新技术开发区九兴大道16号(72)发明人王茂松(74)专利代理机构北京中博世达专利商标代理有限公司11274代理人申健(51)Int.Cl.G06F13/16(2006.01)G06F9/44(2006.01)权利要求书3页说明书7页附图3页(54)发明名称并行FLASH访问系统和方法(57)摘要本申请公开了一种并行FLASH访问系统和方法，涉及数据通信领域，用于实现对并行FLASH采用不同位宽总线来访问和数据存储。并行FLASH访问系统，包括：处理器单元、可编程逻辑单元和并行FLASH存储单元；其中，在所述处理器单元与所述可编程逻辑单元之间通过本地总线相连，在所述可编程逻辑单元与所述并行FLASH存储单元之间通过受控访问总线相连。本申请实施例应用于并行FLASH访问和数据存储。CN107273316ACN107273316A权利要求书1/3页1.一种并行FLASH访问系统，其特征在于，包括：处理器单元、可编程逻辑单元和并行FLASH存储单元；其中，在所述处理器单元与所述可编程逻辑单元之间通过本地总线相连，在所述可编程逻辑单元与所述并行FLASH存储单元之间通过受控访问总线相连，所述受控访问总线包括字节配置总线；在总线访问的地址周期，所述处理器单元通过所述本地总线向所述可编程逻辑单元发送读/写访问地址；所述并行FLASH存储单元划分两个或以上的存储空间，启动BOOT程序空间按照第一位宽进行存储和访问；操作系统及应用程序空间按照第二位宽进行存储和访问；当所述读/写访问地址位于启动程序的存储空间时，所述可编程逻辑单元根据所述读/写访问地址通过所述字节配置总线将所述并行FLASH存储单元的总线模式配置为第一位宽，对启动程序空间以所述第一位宽进行访问；当所述读/写访问地址位于操作系统及应用程序的存储空间时，所述可编程逻辑单元根据所述读/写访问地址通过所述字节配置总线将所述并行FLASH存储单元的总线模式配置为第二位宽，对操作系统及应用程序空间以所述第二位宽进行访问；所述可编程逻辑单元将所述并行FLASH存储单元的读/写地址锁存为所述读/写访问地址；在总线访问的数据周期，所述处理器单元根据所述读/写访问地址按照所述总线模式对所述并行FLASH存储单元进行读/写操作。2.根据权利要求1所述的系统，其特征在于，所述第二位宽为所述第一位宽的两倍，所述本地总线包括第一地址数据复用总线和第二地址数据复用总线，所述第一地址数据复用总线与第二地址数据复用总线的位宽相同且为所述第一位宽；所述受控访问总线还包括第一受控数据总线、第二受控数据总线，所述第一受控数据总线与第二受控数据总线的位宽相同且为所述第一位宽；所述可编程逻辑单元通过设置所述字节配置总线为第一电平，将所述并行FLASH存储单元的总线模式配置为第一位宽；所述可编程逻辑单元通过设置所述字节配置总线为第二电平，将所述并行FLASH存储单元的总线模式配置为第二位宽；当所述总线模式为第一位宽时，所述处理器单元根据所述读/写访问地址，在总线访问的数据周期，通过所述第二地址数据复用总线和所述第一受控数据总线，按照第一位宽对所述并行FLASH存储单元进行数据的读/写操作；当所述总线模式为第二位宽时，所述处理器单元根据所述读/写访问地址，在总线访问的数据周期，通过所述第一地址数据复用总线和所述第一受控数据总线，按照第一位宽对所述并行FLASH存储单元中的低位字节进行读/写操作；通过所述第二地址数据复用总线和所述第二受控数据总线，按照第一位宽对所述并行FLASH存储单元中的高位字节进行读/写操作。3.根据权利要求1所述的系统，其特征在于，所述本地总线还包括第三地址数据复用总线，所述受控访问总线还包括第一受控地址总线、第二受控地址总线，所述处理器单元与所述并行FLASH存储单元之间还通过第四地址数据复用总线相连；所述第一受控地址总线和所述第三地址数据复用总线用于传输最低位地址，所述第四地址数据复用总线用于传输低位地址，所述第二受控地址总线、所述第一地址数据复用总线和所述第二地址数据复用总2CN107273316A权利要求书2/3页线用于传输高位地址；在总线访问的地址周期，所述可编程逻辑单元将所述第一地址数据复用总线和所述第二地址数据复用总线中的地址数据锁存至所述第二受控地址总线，以便将所述读/写访问地址的高位地址锁存。4.根据权利要求1所述的系统，其特征在于，所述本地总线还包括第一控制总线，所述受控访问总线还包括第二控制总线，所述处理器