并行并发测试系统和方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号(10)申请公布号CNCN103547934103547934A(43)申请公布日2014.01.29(21)申请号201280024249.5代理人邵毓琴(22)申请日2012.05.18(51)Int.Cl.(30)优先权数据G01R31/28(2006.01)61/487,9932011.05.19USG01R1/04(2006.01)(85)PCT国际申请进入国家阶段日2013.11.19(86)PCT国际申请的申请数据PCT/US2012/0385142012.05.18(87)PCT国际申请的公布数据WO2012/159003EN2012.11.22(71)申请人塞勒林特有限责任公司地址美国纽约州(72)发明人霍华德·H·小罗伯茨(74)专利代理机构北京金思港知识产权代理有限公司11349权权利要求书3页利要求书3页说明书16页说明书16页附图49页附图49页(54)发明名称并行并发测试系统和方法(57)摘要提供了一种并行并发测试（PCT）系统，该系统用于进行半导体器件的并行并发测试。该PCT系统包括取放（PnP）处理机，该拾放处理机用于接合所述半导体器件并沿着测试平面输送所述半导体器件，该PnP处理机包括至少一个操纵器。该PCT系统还包括被测器件接口板（DIB）和测试机，该DIB包括：用于所述半导体器件的宽边（BS）测试的宽边测试插槽，所述宽边测试使用半导体器件引脚总数的至少一半的引脚；和用于可测试性设计（DFT）测试的多个DFT测试插槽，该DFT测试使用少于所述半导体器件引脚总数的一半的引脚，该测试机与所述DIB电接触以根据步进模式测试协议测试所述半导体器件。CN103547934ACN1035479ACN103547934A权利要求书1/3页1.一种用于测试半导体器件的并行并发测试系统，该并行并发测试系统包括：拾放（PnP）处理机，该拾放处理机用于接合所述半导体器件并沿着测试平面输送所述半导体器件，该PnP处理机包括至少一个操纵器，该至少一个操纵器沿着与所述测试平面平行定位的轨道运动，该操纵器具有多个操纵器夹盘，所述多个操纵器夹盘用于选择性地拾取、保持和放下位于所述测试平面上的规定位置的指定半导体器件；被测器件接口板（DIB），该DIB包括：用于所述半导体器件的宽边（BS）测试的宽边测试插槽，所述宽边测试使用半导体器件引脚总数的至少一半的引脚；和用于可测试性设计（DFT）测试的多个DFT测试插槽，该DFT测试使用少于所述半导体器件引脚总数的一半的引脚；以及测试机，该测试机与所述DIB电接触以根据步进模式测试协议测试所述半导体器件，其中每个半导体在被放置在所述宽边测试插槽中之后经受宽边测试，并且在被放置在所述多个DFT测试插槽中的至少一个中之后经受DFT测试。2.根据权利要求1所述的并行并发测试系统，其中所述步进模式测试协议被构造成选择性地使所述测试机并行并发地执行放置在所述宽边测试插槽内的半导体器件的宽边测试和放置在所述多个DFT测试插槽中的一个内的半导体器件的DFT测试。3.根据权利要求1所述的并行并发测试系统，其中所述步进模式测试协议被构造成选择性地使所述测试机并行并发地执行放置在所述宽边测试插槽内的半导体器件的宽边测试和放置在所述多个DFT测试插槽中的至少一个内的半导体器件和放置在所述多个DFT测试插槽中的另一个内的半导体器件的DFT测试。4.根据权利要求3所述的并行并发测试系统，其中所述步进模式测试协议被构造成选择性地使所述测试机在至少两个不同的DFT测试中执行所述DFT测试，且当指定半导体器件被放置在所述多个DFT测试插槽中的一个内时所述测试机在指定半导体器件上执行第一DFT测试，而在所述指定半导体器件被放置在所述多个DFT测试插槽中的另一个内时在所述指定半导体器件上进行第二DFT测试。5.根据权利要求4所述的并行并发测试系统，其中所述PnP处理机被构造成为具有单个操纵器的标准测试数据（STD）处理机。6.根据权利要求5所述的并行并发测试系统，其中所述被测器件接口板（DIB）包括所述宽边测插槽和三个DFT测试插槽。7.根据权利要求6所述的并行并发测试系统，该并行并发测试系统进一步包括：位于所述测试机和DIB之间的开关，其中所述测试机控制所述开关，使得在执行所述步进模式测试协议过程中的任何时间，所述三个DFT测试插槽中都只有两个与所述测试机电接触。8.根据权利要求5所述的并行并发测试系统，其中所述STD处理机操纵器在所述测试平面上的指定第一位置拾取未测试半导体器件，将所述未测试半导体器件输送到所述DIB以由所述测试机进行测试，并且将已经完成了并行并发的宽边测试和DFT测试的半导体器件放在所述测试平面上的指定第二位置。9.根据权利