处理器核保留状态的独立控制.pdf

在一种实施例中，一种处理器包括第一处理器核、第二处理器核、第一电压调节器和第二电压调节器，第一电压调节器在第一处理器核活动时向第一处理器核提供具有第一活跃值的第一电压，第二电压调节器在第二处理器核活动时向第二处理器核提供具有第二活跃值的第二电压。响应于把第一处理器核置于具有关联的第一低功率电压值的第一低功率状态的请求，独立于第二电压调节器，第一电压调节器把第一电压减少到少于第一低功率电压值的第二低功率电压值。在第二功率值下保留存储在第一处理器核的第一寄存器中的第一数据。描述并要求保护其他实施例。

2023-11-22

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在断电状态期间保留处理器内核的高速缓存条目.pdf

与第一高速缓存(205)相关联的处理器内核(215)开始进入断电状态。作为响应，将表示所述第一高速缓存的一组条目(220)的信息存储在保留区域(230)中，所述保留区域在所述处理器内核处于断电状态时接收保留电压。将指示所述一组条目中的一个或多个失效条目的信息也存储在所述保留区域中。响应于所述处理器内核开始从所述断电状态退出，使用表示所述条目的所述所存储的信息和指示所述至少一个失效条目的所述所存储的信息来恢复所述第一高速缓存的条目。

2023-11-13

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架构状态保留.pdf

本公开描述了用于保留架构状态以便在睡眠状态和活动操作状态之间进行相对频繁切换的系统、装置和方法。处理器接收从活动状态转变到睡眠状态的指示。处理器将架构状态信息的第一子集的副本存储在芯上存储元件中，该芯上存储元件能够在电源关闭之后保留存储。处理器支持在睡眠状态期间对特定存储信息的可编程输入/输出(PIO)访问。当检测到唤醒事件时，处理器内的电路被再次上电。不执行引导序列和从片外存储器恢复架构状态。与从由复位基地址寄存器所指向的存储器位置进行取出相反，处理器改为从由保留的架构状态信息的子集的恢复的程序计数器所

2023-11-14

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处理器的静态保留模式.pdf

静态保留模式(QSRM)允许电子设备在空闲时的最小功率消耗和热散发，并同时不对用户产生不利的等待期或引起系统的不稳定性。一旦呼叫进入QSRM，处理可经冻结，时钟可经选通，开关稳压器可被置于低功率模式，SDRAM可被置于自刷新模式，缓存可经清洗，IRQ可经无效，以及系统等待中断以唤醒。在QSRM中，加电组件包括开关稳压器，经配置向处理器提供功率的所述开关稳压器保持在低功率模式，同时SDRAM处于自刷新模式。

2023-11-25

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基于Microblaze软核处理器的逻辑控制系统.pdf

本发明公开基于Microblaze软核处理器的逻辑控制系统，包括Microblaze软核处理器、DLMB接口电路、ILMB接口电路、BRAM，Microblaze软核处理器分别连接DLMB接口电路和ILMB接口电路，BRAM分别连接DLMB接口电路和ILMB接口电路；还包括与Microblaze软核处理器连接的GPIO固核电路；使用Microblaze软核处理器来实现对误码测试的逻辑功能控制，结合双极随机存储技术进行数据及指令的交换存储，能够进行高速的完成Microblaze软核处理器同BRAM之间的数据

2023-12-07

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