在断电状态期间保留处理器内核的高速缓存条目.pdf
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相关资料
在断电状态期间保留处理器内核的高速缓存条目.pdf
与第一高速缓存(205)相关联的处理器内核(215)开始进入断电状态。作为响应,将表示所述第一高速缓存的一组条目(220)的信息存储在保留区域(230)中,所述保留区域在所述处理器内核处于断电状态时接收保留电压。将指示所述一组条目中的一个或多个失效条目的信息也存储在所述保留区域中。响应于所述处理器内核开始从所述断电状态退出,使用表示所述条目的所述所存储的信息和指示所述至少一个失效条目的所述所存储的信息来恢复所述第一高速缓存的条目。
处理器核保留状态的独立控制.pdf
在一种实施例中,一种处理器包括第一处理器核、第二处理器核、第一电压调节器和第二电压调节器,第一电压调节器在第一处理器核活动时向第一处理器核提供具有第一活跃值的第一电压,第二电压调节器在第二处理器核活动时向第二处理器核提供具有第二活跃值的第二电压。响应于把第一处理器核置于具有关联的第一低功率电压值的第一低功率状态的请求,独立于第二电压调节器,第一电压调节器把第一电压减少到少于第一低功率电压值的第二低功率电压值。在第二功率值下保留存储在第一处理器核的第一寄存器中的第一数据。描述并要求保护其他实施例。
高速缓存保留数据管理.pdf
一种数据处理系统2包括第一专用高速缓存存储器8、10和第二专用高速缓存存储器14。与在通信接口12的一侧上的第二专用高速缓存存储器一起定位的探听过滤器18用于追踪在第一专用高速缓存存储器内的条目。探听过滤器包括用于储存保留数据的保留数据储存电路系统,该保留数据用于在第二专用高速缓存存储器内控制高速缓存条目的保留。保留数据传送电路系统20用于在第二专用高速缓存存储器和第一专用高速缓存存储器之间传送相关高速缓存条目时将保留数据传送到及传送来自在探听过滤器内的保留数据储存电路系统和第二专用高速缓存存储器。
架构状态保留.pdf
本公开描述了用于保留架构状态以便在睡眠状态和活动操作状态之间进行相对频繁切换的系统、装置和方法。处理器接收从活动状态转变到睡眠状态的指示。处理器将架构状态信息的第一子集的副本存储在芯上存储元件中,该芯上存储元件能够在电源关闭之后保留存储。处理器支持在睡眠状态期间对特定存储信息的可编程输入/输出(PIO)访问。当检测到唤醒事件时,处理器内的电路被再次上电。不执行引导序列和从片外存储器恢复架构状态。与从由复位基地址寄存器所指向的存储器位置进行取出相反,处理器改为从由保留的架构状态信息的子集的恢复的程序计数器所
支持清空写入未命中条目的受害者高速缓存.pdf
一种高速缓存系统,其包含第一子高速缓存及与所述第一子高速缓存并行的第二子高速缓存(700),其中所述第二子高速缓存包含:一组高速缓存线;线类型位(708),其经配置以存储所述一组高速缓存线中的对应高速缓存线经配置以存储写入未命中数据的指示;及逐出控制器(714),其经配置以基于所述线类型位(708)冲刷所存储写入未命中数据。