具有隔离沟道的FINFET器件.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN107275217A(43)申请公布日2017.10.20(21)申请号201710302329.7H01L29/78(2006.01)(22)申请日2013.09.26(30)优先权数据13/691,0702012.11.30US(62)分案原申请数据201310459266.82013.09.26(71)申请人意法半导体公司地址美国得克萨斯州(72)发明人N·劳贝特P·卡雷(74)专利代理机构北京市金杜律师事务所11256代理人王茂华(51)Int.Cl.H01L21/336(2006.01)H01L29/06(2006.01)权利要求书1页说明书8页附图13页(54)发明名称具有隔离沟道的FINFET器件(57)摘要尽管有FinFET和应变硅器件的改进，晶体管仍然继续随着器件尺度缩减而遭受性能下降。这些性能下降具体包括在半传导沟道与衬底之间的电荷泄漏。隔离沟道FinFET器件通过在沟道(鳍)与衬底之间插入绝缘层来防止沟道到衬底泄漏。绝缘层物理和电隔离鳍与衬底。为了形成隔离FinFET器件，可以在氮化物柱之间从硅表面外延生长双层鳍阵列，这些氮化物柱提供在相邻鳍之间的局部化绝缘。然后可以去除下鳍层而留下上鳍层，因此产生在硅表面上方悬置的氮化物柱和半传导鳍的交错阵列。然后可以用氧化物填充在上鳍层下面的所得间隙以隔离鳍沟道阵列与衬底。CN107275217ACN107275217A权利要求书1/1页1.一种在硅衬底上形成的晶体管，所述晶体管包括：凸起源极和漏极区域，定位于成对的隔离沟槽之间；半传导鳍阵列，选择性地电耦合所述源极和所述漏极，而通过衬底绝缘层保持与所述硅衬底隔离；绝缘柱阵列，与所述半传导鳍阵列至少部分交错，所述绝缘柱提供局部化鳍间隔离；以及保形栅极结构，其在所述半传导鳍的三侧周围卷包，所述保形栅极结构包括栅极，所述栅极可操作用于响应于施加的电压控制所述半传导鳍内的电流流动。2.根据权利要求1所述的晶体管，其中所述绝缘柱由氮化硅制成。3.根据权利要求1所述的晶体管，其中所述凸起源极和漏极区域是外延生长的。4.根据权利要求1所述的晶体管，其中所述半传导鳍是外延生长的。5.根据权利要求4所述的晶体管，其中外延生长的所述半传导鳍包括硅、锗、锗化硅、碳化硅或者碳化硅锗中的一个或多个。6.根据权利要求1所述的晶体管，还包括与所述栅极接触的侧壁间隔物。7.根据权利要求1所述的晶体管，其中所述保形栅极结构还包括栅极电介质。8.根据权利要求7所述的晶体管，其中所述栅极电介质由包括二氧化硅、氧化铪或者硅化铪中的一个或多个的材料制成。9.根据权利要求1所述的晶体管，其中所述栅极由包括多晶硅、氮化钽、氮化钛或者铝化钛中的一个或多个的材料制成。10.一种衬底隔离的FinFET模块，包括：外延半传导鳍的第一阵列；绝缘柱的第二阵列，所述第一阵列和所述第二阵列部分交错以形成多个开关，所述多个开关受共享栅极的控制；以及隔离层，定位为阻挡从所述鳍到下面的衬底中的电流泄漏。11.根据权利要求10所述的FinFET模块，其中所述绝缘柱由氮化硅制成。12.根据权利要求10所述的FinFET模块，其中所述隔离层由二氧化硅制成。13.根据权利要求10所述的FinFET模块，其中所述外延半传导鳍的第一阵列具有在30-50nm的范围内的节距。14.根据权利要求10所述的FinFET模块，其中鳍和柱具有在大约3.0-5.0的范围内的高宽比。15.根据权利要求10所述的FinFET模块，其中所述外延半传导鳍包括硅、锗、锗化硅、碳化硅或者碳化硅锗中的一个或多个。2CN107275217A说明书1/8页具有隔离沟道的FINFET器件[0001]本申请是申请日为2013年09月26日、申请号为201310459266.8、发明名称为“具有隔离沟道的FINFET器件”的中国发明专利申请的分案申请。技术领域[0002]本公开内容涉及制作集成电路晶体管，并且具体地，涉及低泄漏三维FinFET(鳍式场效应晶体管)器件。背景技术[0003]在数字电路中，晶体管是如下开关，该开关理想地：a)在它关断时传递零电流；b)在它导通时供应大电流流动；并且c)在导通与关断状态之间瞬时切换。遗憾的是，晶体管未如在集成电路中构造的那样理想并且甚至在它关断时也往往泄漏电流。经过器件或者从器件泄漏的电流往往耗尽向器件供应功率的电池。多年以来，通过缩减关键尺度以增加切换速度来提高集成电路晶体管性能。然而随着基于硅的晶体管的尺度继续缩减，维持对包括关断状态泄漏的各种电特性的控制变得越来越有挑战性，而从缩减器件尺度获得的性能益处已经变得不显著。因此一般而言有利的是通过备选手段减少晶体管中的漏电流，这些手段包括改变材料和器件几何形状。[