一种多芯片叠层的封装结构及其封装方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN107680951A(43)申请公布日2018.02.09(21)申请号201710852287.4H01L23/31(2006.01)(22)申请日2013.11.27H01L23/367(2006.01)H01L21/98(2006.01)(62)分案原申请数据201310617032.12013.11.27(71)申请人万国半导体股份有限公司地址美国加利福尼亚，桑尼维尔，奥克米德公园道475(72)发明人张晓天潘华鲁明朕鲁军哈姆扎·依玛兹(74)专利代理机构上海信好专利代理事务所(普通合伙)31249代理人周乃鑫潘朱慧(51)Int.Cl.H01L23/495(2006.01)H01L25/16(2006.01)权利要求书3页说明书10页附图23页(54)发明名称一种多芯片叠层的封装结构及其封装方法(57)摘要本发明涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。CN107680951ACN107680951A权利要求书1/3页1.一种多芯片叠层的封装结构，其特征在于，包含：引线框架，其设有相互隔开的第一载片台，第二载片台和若干引脚，所述第二载片台进一步设有相互隔开的第一部分和第二部分；第一芯片，其背面电极向下布置并导电连接在第一载片台上；第二芯片，通过翻转使其正面电极向下布置并导电连接在第二载片台的第一部分及第二部分上，该第二芯片的其中一些正面电极连接至所述第一部分，其中另一些正面电极连接至所述第二部分；联结片，其底面同时导电连接至第一芯片向上布置的其中一些正面电极，及第二芯片向上布置的背面电极上；第三芯片，其背面向下布置并绝缘地连接在所述联结片的顶面上；塑封体，其封装了依次叠放为多层结构的第三芯片、联结片、第一芯片及第二芯片、引线框架，以及对应连接在芯片电极与芯片电极之间或芯片电极与引脚之间的引线，并且，使引脚与外部器件连接的部分以及第一载片台和第二载片台背面的至少一部分暴露在该塑封体以外；在所述联结片上形成有若干个局部调整联结片厚度的触点，所述触点是使该联结片顶面向下凹陷形成不穿透的盲孔且同时使该联结片底面向下突出的结构。2.如权利要求1所述多芯片叠层的封装结构，其特征在于，所述第一芯片是一个作为高端MOSFET芯片的HS芯片，其背面设置的漏极导电连接在第一载片台上；所述第二芯片是一个作为低端MOSFET芯片且经过芯片级封装的LS芯片，其正面设置的源极导电连接在第二载片台的第一部分上，正面设置的栅极导电连接在第二载片台的第二部分上；所述联结片的背面导电连接在所述HS芯片正面的源极及所述LS芯片背面的漏极上，用以实现这两个电极之间的电性连接；所述第三芯片是一个作为控制器的IC芯片，其底面绝缘地连接在联结片的顶面上，而其顶面的若干电极分别通过引线对应连接至其他芯片上的相应电极或引线框架上的相应引脚；所述HS芯片正面或LS芯片背面上未被联结片遮蔽的若干电极，也分别通过引线对应连接至其他芯片上的相应电极或引线框架上的相应引脚。3.如权利要求1所述多芯片叠层的封装结构，其特征在于，所述封装结构还在形成塑封体前设置有散热板，所述散热板与所述第三芯片分别连接在联结片的顶面之上，以使该散热板与联结片形成导热接触，进而通过该散热板暴露在塑封体顶面之外的表面实现散热。4.如权利要求1所述多芯片叠层的封装结构，其特征在于，所述封装结构还在形成塑封体后设置有散热板；所述塑封体的顶面上进一步形成有缺口，所述散热板的底部插入至该缺口以连接至联结片的顶面，并形成该散热板与联结片的导热接触，进而通过所述散热板留在塑封体顶面之外的顶部实现散热。5.如权利要求1～4中任意一项所述多芯片叠层的封装结构，其特征在于，所述联结片设有连接在第一芯片上的高端连接部分，和连接在第二芯片上的低端连接2CN107680951A权利要求书2/3页部分；所述联结片的高端连接部分及低端连接部分具有相同或不同的厚度；所述高端连接部分、第一芯片、第一载片台厚度的和值，与所述低端连接部分、第二芯片、第二载片台厚度的和值相等，从而使连接后联结片的顶面水平以稳固放置第三芯片。6.如权利要求5所述多芯片叠层的封装结构，其特征在于，所述第三芯片连