基于FPGA的LED大屏幕控制系统设计.doc

基于FPGA的LED大屏幕控制系统设计摘要：介绍LED显示屏的工作原理提出大屏幕LED图文显示屏控制系统MCU+FPGA的设计方案。单片机系统负责接收和存储上位机LED点阵数据FPGA控制器完成显示数据的转换、动态扫描并驱动大屏幕LED显示屏。FPGA控制器由VHDL语言编程实现并在QuartuslI中仿真测试通过。整个系统外围电路简单易于扩展。关键词：FPGA；LED；大屏幕；控制系统引言目前市场上的中小规模LED显示系统一般采用传统的单片机作为主控芯片。对LED大屏幕显示屏来说由于数据传输量大要求扫描速度快而单片机内部的资源较少、运行速度较慢难于满足系统要求。以FPGA作为控制器一方面FPGA采用软件编程实现硬件功能速度较快；另一方面它的引脚资源丰富可扩展性强。因此用单片FPGA和简单的外围电路就可以实现大屏幕LED显示屏的控制无需另外设计汉字库具有集成度高、稳定性好、设计灵活和效率高等优点。1系统总体结构LED大屏幕显示系统由上位机(PC机)、单片机系统、FPGA控制器、LED显示屏的行列驱动电路等模块组成如图1所示。上位机负责汉字、字符等数据的采集与发送。单片机系统与上位机之间以异步串行通信工作方式通过串行端口从上位机获得已完成格式转换的待显示的图形点阵数据并将其存入EEPROM存储器。之后通过FPGA控制器将存储器的显示数据还原到LED显示屏。扫描控制电路采用可编程逻辑芯片CycloneEP1C6利用VHDL语言编程实现采用1／16扫描方式刷新频率在60Hz以上。本文着重介绍256×1024的单色图文显示屏的FPGA控制模块。2LED显示屏基本工作原理对大屏幕LED显示屏来说列显示数据通常采用的是串行传输方式行采用1／16的扫描方式。图2为16×32点阵屏单元模块的基本结构列驱动电路采用4个74HC595级联而成。在移位脉冲SRCLK的作用下串行数据从74HC595的数据端口SER一位一位地输入当一行的所有32列数据传送完后输出锁存信号RCLK并选通行信号Y0则第1行的各列数据就可按要求显示。按同样的方法显示其余各行当16行数据扫描一遍(即完成一个周期)后再从第1行开始下一个周期的扫描。只要扫描的周期小于20ms显示屏就不闪烁。256×1024大屏幕显示屏由16×32个的16×32点阵屏级联而成。为了缩短控制系统到屏体的信号传输时间将显示数据分为16个区每个区由16×1024点阵组成每行数据为1024／8=128字节显示屏的像素信号由LED显示屏的右侧向左侧传输移位把16个分区的数据存在同一块存储器。一屏的显示数据为32KB要准确读出16个分区的数据其存储器的读地址由16位组成由于数据只有32KB因此最高可置为0。其余15位地址从高到低依次为：行地址(4位)、列地址(7位)、分区地址(4位)。4位分区地址的译码信号(Y0～Y15)作为锁存器的锁存脉冲在16个读地址发生周期内依次将第1～16分区的第1字节数据锁存到相应的锁存器然后在移位锁存信号上升沿将该16字节数据同时锁存入16个8位并转串移位寄存器组中。在下一个16个读地址发生时钟周期一方面并转串移位寄存器将8位数据移位串行输出移位时钟为读地址发生时钟的二分频；另一方面依次将16个分区的第2字节数据读出并锁入相应的锁存器按照这种规律将所有分区的第一行数据依次全部读出后在数据有效脉冲信号的上升沿将所有串行移位数据输出驱动LED显示。接下来移位输出第2行的数据在此期间第1行保持显示；第2行全部移入后驱动第2行显示同时移入第3行……按照这种各分区分行扫描的方式完成整个LED大屏幕的扫描显示。3基于FPGA显示屏控制器的设计3．1FPGA控制模块总体方案如图3所示FPGA控制模块主要由单片机与FPGA接口及数据读写模块、读地址发生器、译码器、行地址发生器、数据锁存器组、移位寄存器组、脉冲发生器等模块组成。读地址发生器主要产生读地址信号地址信号送往MCU接口及数据读写模块读取外部SRAM1或SRAM2中已处理好的LED显示屏数据并把数据按分区方式送到数据锁存器组锁存。锁存器输出16分区数据通过移位寄存器组实现并串转换得到显示屏所需要的串行数据并送往LED显示屏列驱动电路。脉冲发生器为各模块提供相应的同步时钟行地址发生器产生相应的行信号送往显示屏的行驱动电路。3．2单片机与FPGA接口及数据读写模块单片机与FPGA接口及数据读写模块结构如图4所示。单片机从EEPROM中读取数据并根据显示要求进行处理后通过接口及数据读写模块把数据送往数据缓冲器SRAM1或SRAM2。为提高数据的传输速度保证显示效果的连续性在系统中采用双体切换技术来完成数据存储过程。也就是说采用双SRAM存储结构两套完全独立的读、写地址线