组合逻辑电路与时序逻辑电路.pptx

会计学 知识目标
●理解组合逻辑电路的读图方法和步骤。
●了解典型编码、译码集成电路的引脚功能，会根据功能表正确使用。
●了解半导体数码管的基本结构和工作原理。 ●熟悉RS触发器、JK触发器、D触发器的逻辑功能。
●了解集成移位寄存器的基本功能和应用。
●掌握典型计数集成电路的引脚功能和应用常识。
技能目标
●会用编码、译码集成电路组装应用电路。
●会对RS触发器、JK触发器、D触发器进行逻辑功能的检测。
●能用典型计数集成电路装配计数功能电路。

11.1组合逻辑电路 11.1.1组合逻辑电路的读图方法
组合逻辑电路的读图步骤一般按图所示的方法进行。图11.2组合逻辑电路的读图步骤（1）根据给定的逻辑原理电路图，由输入到输出逐级推导出输出逻辑函数表达式。
（2）对所得到的表达式进行化简和变换，得到最简式。
（3）依据简化的逻辑函数表达式列出真值表，根据真值表分析、确定电路所完成的逻辑功能。 11.1.2编码器
在数字电路中，经常要把输入的各种信号（例如十进制数、文字、符号等）转换成若干位二进制码，这种转换过程称为编码。
能够完成编码功能的组合逻辑电路称为编码器1．二进制编码器
图11.43位二进制编码器示意图图11.53位二进制编码器逻辑图2．二-十进制编码器
图11.6二-十进制编码器示意图 11.1.3译码器
译码是编码的逆过程，其功能是把某种代码“翻译”成一个相应的输出信号 1．通用译码器
通用译码器常用的有二进制译码器、二-十进制译码器。
（1）二进制译码器。
现以74LS138集成电路为例介绍3-8线译码器。图11.82-4线译码器方框图图11.974LS138集成译码器（2）二-十进制译码器。
图所示为74LS42译码器的集成电路引脚排列图。图11.1074LS42译码器引脚功能图 2．显示译码器

（1）数码显示器。图11.11七段数码显示器（2）显示译码集成电路。图11.14CT5449外引脚排列图11.2触发器 11.2.1基本RS触发器

1．电路组成
图11.17基本RS触发器2．逻辑功能
/ 11.2.2同步RS触发器
在数字系统中，通常由时钟脉冲CP来控制触发器按一定的节拍同步动作，即在时钟脉冲到来时输入触发信号才起作用。 由时钟脉冲控制的RS触发器称为同步RS触发器，也称为钟控RS触发器，时钟脉冲CP通常又称为同步信号。

1．电路结构图11.20同步RS触发器 2．工作原理
（1）无时钟脉冲作用时（CP=0），与非门G3、G4均被封锁，R、S输入信号不起作用，触发器维持原状态不变，即处于保持状态。（2）有时钟脉冲输入时（CP=1），G3、G4门打开，R、S输入信号才能分别通过G3、G4门加在基本RS触发器的输入端，从而使触发器翻转。
11.2.3JK触发器
为了避免RS触发器存在的不确定状态，在RS触发器的基础上发展了几种不同逻辑功能的触发器，常用的有JK、D和T触发器，下面讨论JK触发器。1．电路组成和电路符号
图11.22JK触发器电路符号 2．逻辑功能
JK触发器不仅可以避免不确定状态，而且增加了触发器的逻辑功能，其逻辑功能如下。（1）J=0，K=0，Qn+1=Qn，输出保持原态不变。
（2）J=1，K=0，Qn+1=1，触发器被置1态。（3）J=0，K=l，Qn+1=0，触发器被置0态输出。
（4）J=1，K=1，每来一个CP，触发器状态就翻转一次。

3．集成JK触发器
图11.23JK触发器74LS76 11.2.4D触发器
D触发器只有一个信号输入端，时钟脉冲CP未到来时，输入端的信号不起任何作用；只在CP信号到来的瞬间，输出立即变成与输入相同的电平，即Qn+1=D。1．电路符号
图11.24D触发器 2．逻辑功能分析
当输入D=1时，J=1，K=0，时钟脉冲CP加入后，Q端置1，输出端Q与输入端D状态一致。
当输入D=0时，J=0，K=1，时钟脉冲CP加入后，Q端复0，也是与输入端D状态一致，即Qn+1=D，表明输出端Q与输入端D状态一致。 3．集成D触发器
D触发器有TTL型和CMOS型两类。 常用的TTL型双D触发器74LS74引脚功能如图所示，CMOS型双D触发器CC4013引脚功能如图所示。图11.2574LS74引脚功能图11.26CC4013引脚功能11.3时序逻辑电路 寄存器由触发器和门电路组成，一个触发器只能存放一位二进制数码，存放N位二进制数码就需要N个触发器。 寄存器有多种类型，按寄存器功能的不同，可分为数码寄存器和移位寄存器；按寄存器输入、输出方式不同，可分为并行方式和串行方式。 并行方式是各位数码从寄存器各个触发器同时输入或同时输出，如图（a）所示；串行方式是各位数码从寄存器输入端逐个输入，在输出端是逐个