一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中的应用.pdf

第26卷第1期半导体学报Vol.26No.1
2005年1月CHINESEJOURNALOFSEMICONDUCTORSJan.,2005

一种新型高速低抖动低功耗双模预分频器
及其在PLL频率综合器中的应用

徐勇1,2王志功1李智群1熊明珍1

(1东南大学射频与光电集成电路研究所,南京210096)
(2解放军理工大学理学院,南京211101)

摘要:提出了一种零中频两次变频802111a接收机频率合成方案,降低电路功耗的同时,提高了电路可靠性.改进
了双模预分频器的结构,提出了一种新型集成“或”逻辑的SCL结构D锁存器.采用0118μm数模混合CMOS工艺投
片测试表明,双模预分频器在118V电源下功耗仅5176mW(118V×312mA),RMS抖动小于1%.

关键词:双模预分频器;可编程分频器;低功耗;低抖动
EEACC:1265B;2570D
中图分类号:TN79+1文献标识码:A文章编号:025324177(2005)0120176204

率综合器需要分别产生4GHz与1GHz两频段本振
1引言信号输出.采用VCO输出作为4GHz频段本振,如图
1所示,锁相环分频器部分首先经高速4分频作为
在无线局域网(WLAN)射频前端电路设计中,1GHz频段本振输出.多点频率综合部分采用双模预
作为本振源,锁相环型频率综合器是系统设计中的分频与程序预置分频相结合方案.考虑到为了尽可
一个重要模块.由于应用于802.11a频段频率合成,能减小环路锁定时间,程序分频器响应时间不宜太
压控振荡器(VCO)频率较高,一般采用前置双模预长,所以图中双模预分频器(dual2modulus2prescaler,

分频与程序分频级联共同完成频率合成.DMP)输出频率fDMP不宜太低;但同时考虑到可编程
本设计采用0118μm数模混合CMOS工艺实现分频器作为数字综合电路,不同工艺工作速度有限,
了频率综合器的双频段高速、低抖动与低功耗输出.频率fDMP又不宜太高,另外结合系统频点要求及双
分频器最高速度为415GHz,双模预分频输出均方差模预分频器与程序分频器模值组合的特点,最后双
相位抖动仅012%,在118V电源电压作用下消耗电模预分频器模值定为除8/9.频率合成整体方案参
流仅312mA.芯片面积为0162mm×0105mm.本设计见图1阴影部分.
不以最高速度为惟一追求目标,在综合比较芯片的
速度、功耗及工艺条件的基础上,本设计性能更为优
良[1～4].

2频率综合器的总体方案
图1锁相环频率综合器框图
由于接收机采用了零中频二次下变频方案,频Fig.1BlockdiagramofPLLfrequencysyn2
thesizer

徐勇男,讲师,硕士,研究方向为射频与模数混合集成电路设计.
王志功男,教授,博士生导师,研究方向包括超高速、微波和毫米波集成电路,光电集成电路设计.
李智群男,副教授,博士,研究方向为射频集成电路设计.
2003212205收到,2004203217定稿2005中国电子学会
第1期徐勇等:一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中的应用771

3前置4分频器设计

前置固定4分频器采用了经典两级D触发器
(DFF)2分频级联构成.每一级D触发器分别由基于
CMOSSCL结构的主、从锁存器构成,如图2所示.锁
存器电路采用差分结构,提高了射频电路对共模信
图双模预分频器框图
号的抑制能力.不同于典型差分结构的锁存器设计,38/9
Fig.3Dual2modulusdivide2by28/9prescalerarchitecture
本文中的输出级采用了PMOS,NMOS互补耦合对结
构替代了单纯NMOS耦合对结构,在保证电路速度响至关重要,因此对其进行了重点设计与优化.为进
的条件下,最大可能地提高输出信号(QP,QN)的摆一步提高变模分频速度,借鉴TSPCD触发器集成逻
幅.在输出信号摆幅足够强时,该结构锁存器可以直辑门的经验[3],本设计中将“或”门与SCLD触发器
接驱动后级负载电路而不必另行放大.因此本结构作了集成,即如图4所示集成“或”逻辑的D锁存器
在降低设计复杂性的同时,提高了电路的工作速电路.图中D1与D2为“或”门的两个输入端,VB为
[1]
度.直流参考电平,电平值保持110V,由内部电路产生
或由外部直接提供.这种集成“或”门的D锁存器不
但简化了电路设计,而且避免了单独设计逻辑门而
带来的寄生参数的影响,减少了速度的损失.

图2锁存器单元结构
Fig.2Circuitschematicoflatch

4高速8/9双模预分频器设计
图4集成或逻辑的D锁存器电路结构
8/9双模预分频器框图如图3所示,基本结构Fig.4D2latcharchi