一种NANDFlash到FPGA内部块RAM的缓存方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN107729269A(43)申请公布日2018.02.23(21)申请号201710900372.3(22)申请日2017.09.28(71)申请人西安交通大学地址710049陕西省西安市碑林区咸宁西路28号(72)发明人陶涛林盛梅雪松赵飞王军平(74)专利代理机构西安通大专利代理有限责任公司61200代理人王艾华(51)Int.Cl.G06F13/16(2006.01)G06F13/28(2006.01)权利要求书1页说明书4页附图2页(54)发明名称一种NANDFlash到FPGA内部块RAM的缓存方法(57)摘要本发明公开了一种NANDFlash到FPGA内部块RAM的缓存方法，MCU读写NANDFlash的过程中，利用FPGA强大的逻辑运算和方便的时序电路设计能力，分频时钟避免了读取NANDFlash的时钟和写入BRAM的时钟冲突。通过数据缓存的方式，将读取的2个8位数据拼接成写入BRAM的16位数据，在DMA写指令下，将锁存的数据写入BRAM中。自动的地址累加保证了写入数据地连续性，当快速读取BRAM数据时，在MCU的控制指令下，将BRAM中的数据传送给下位机。利用FPGA作为中间桥梁，简化了硬件电路结构，降低了成本，解决了MCU读取NANDFlash数据占用内存的问题，从而减轻了MCU的负荷。CN107729269ACN107729269A权利要求书1/1页1.一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于：1)硬件设计上采用FPGA作中间桥梁，结合FPGA具有上百个I/O引脚的特点，将MCU分布于FPGA周围，以总线方式与FPGA进行数据交换；2)软件上实现MCU读写NANDFlash的控制，主要是针对FPGA进行时序电路的设计。通过MCU与FPGA通讯地址总线的高四位地址和地址锁存信号，通过组合选通需要的读写控制器；3)为实现NANDFlash到多个块RAM的DMA数据缓存，主要包括以下几个部分。写入BRAM控制器：读NANDflash数据、锁存数据、写入数据，地址累加。读BRAM控制器：读数据、锁存数据、地址累加。2.根据权利要求1所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，读、写BRAM控制器在FPGA内部建立分频时钟，在不同的时钟沿下，对读、写BRAM控制器进行操作。3.根据权利要求2所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，所述的分频时钟，将系统时钟四分频并进行调相，得到四个分别处在不同相位上的分频时钟Clk_4S[0]、Clk_4S[1]、Clk_4S[2]和Clk_4S[3]。4.根据权利要求2所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，读BRAM控制器，通过MCU与FPGA地址总线和数据总线，将目标的NANDFlash地址写入到地址锁存器中，在MCU的指令下触发控制器，DMA连续读指令置位，启动四分频时钟，开始连续将NANDflash数据高速缓存到BRAM中。5.根据权利要求3所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，所述的将NANDflash数据连续缓存到BRAM中，在分频时钟Clk_4S[0]的驱动下，读取NANDflash的数据，在Clk_4S[1]时钟下，将数据保存在数据缓存器中，在分频时钟Clk_4S[2]下，将锁存器中的数据写入到BRAM中，然后在分频时钟Clk_4S[3]沿下计数器自动加1，地址累加器自动加1，然后时钟循环，实现连续时钟缓存，当数据计数器到达目标数时，数据缓存停止。6.根据权利要求1所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，读取BRAM控制器，通过MCU与FPGA地址总线和数据总线，将目标的BRAM地址写入到地址锁存器中，在MCU的指令下触发控制器，DMA连续读指令置位，启动四分频时钟，开始连续高速读取BRAM数据。7.根据权利要求6所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，所述的连续高速读取BRAM数据，在分频时钟Clk_4S[0]的驱动下，读取BRAM的数据，在Clk_4S[1]的驱动下缓存到数据锁存器中，在Clk_4S[3]时钟下，BRAM地址累加。2CN107729269A说明书1/4页一种NANDFlash到FPGA内部块RAM的缓存方法技术领域[0001]本发明属于电子设计自动化领域，具体涉及一种MCU控制，从NANDFlash到FPGA内部多个块RAM的DMA缓存实现方法。背景技术[0002]生活中随身佩带的医用动态心电监护仪、汽车行驶记录仪以及便携式智能仪器等需要体积小、