FPGA时序分析.docx

FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。建立时间(SetupTime)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(HoldTime)：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。FPGA设计分为同步电路设计和同步电路设计，然而很多异步电路设计都可以转化为同步电路设计，在设计时尽量采用同步电路进行设计。对于同步电路可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。为了让同步电路可靠地运行，就要对时钟偏差进行控制，以使时钟偏差减小到可用的范围。影响时钟偏差的主要有以下几个因素：
用于连接时钟树的连线
钟树的拓扑结构
时钟的驱动
时钟线的负载
时钟的上升及下降时间
在通常的FPGA设计中对时钟偏差的控制主要有以下几种方法：
控制时钟信号尽量走可编程器件的的全局时钟网络。在可编程器件中一般都有专门的时钟驱动器及全局时钟网络，不同种类、型号的可编程器件，它们中的全局时钟网络数量不同，因此要根据不同的设计需要选择含有合适数量全局时钟网络的可编程器件。一般来说，走全局时钟网络的时钟信号到各使用端的延时小，时钟偏差很小，基本可以忽略不计。
若设计中时钟信号数量很多，无法让所有的信号都走全局时钟网络，那么可以通过在设计中加约束的方法，控制不能走全局时钟网络的时钟信号的时钟偏差。
异步接口时序裕度要足够大。局部同步电路之间接口都可以看成是异步接口，比较典型的是设计中的高低频电路接口、I/O接口，那么接口电路中后一级触发器的建立-保持时间要满足要求，时序裕度要足够大。
在系统时钟大于30MHz时，设计难度有所加大，建议采用流水线等设计方法。采用流水线处理方式可以达到提高时序电路的速度，但使用的器件资源也成倍增加。
要保证电路设计的理论最高工作频率大于电路的实际工作频率。

FPGA基础之FPGA结构与Altera的FPGA
FPGA的基本结构：
可编程输入/输出单元：简称I/O单元，是芯片与外部电路的接口部分，完成不同电气特性下对输入/输出信号驱动和匹配需求。
基本可编程逻辑单元：它是可编程逻辑的主体，可以根据设计灵活地改变其内部连接与配置，完成不同的逻辑功能。
嵌入式块RAM：目前大多数FPGA都有内嵌的块RAM(BlockRAM)，它大大拓展了FPGA的应用范围和使用灵活性。
丰富的布线资源：布线资源连通FPGA内部所有的单元，连接的长度和工艺决定着信号在连线上的驱动能力和传输速度。
底层嵌入功能单元：所指的是那些通用程度较高的嵌入式功能模块，比如PLL(PhaseLockedLoop)、DLL(DelayLockedLoop)、DSP和CPU等。
内核专用硬核：这里所指的是通用性相对较弱，不是所有FPGA器件都包含硬核(HardCore)
Altera的FPGA有高密度FPGA和Altera低成本FPGA之分：
Altera高密度FPGA：Altera高密度FPGA主要用于高端，其中Stratix和StratixGX被大量应用于高端的路由器和交换机中做复杂的协议处理和流量调度，有的在3G系统中做高速DSP算法的实现，也有的用在高清晰电视系统中做高速图像处理和传输等等。
Altera低成本FPGA：Altera低成本FPGA有ACEX，之后推出了飓风(Cyclone)系列，还有基于90nm工艺的飓风Ⅱ。低成本FPGA主要定位在大量且对成本敏感的设计中，如数字终端和手提设备等，另外在PC、消费类产品和工业控制领域，FPGA还不是特别普及，主要是以前其成本相对较高