FPGA时序分析基本步骤.docx

223.7.2时序分析基本步骤（1）复制并打开工程。为了操作方便，先将QuartusⅡ安装目录中自带的fir_filter工程复制到新建的某个工程日录中，如本例复制到D:\fir_ttilter目录下。在QuartusⅡ软件中打开Fir_filter.qpf工程文件。打开工程后，双击filterf.bdf，出现下面图。（2）编译工程。选取QuartusⅡ菜单proeessingStartAnalysis＆Synthesis或者点击快捷按钮对该工程进行分析和综合。（3）启动TimeQuestTimingAnalyzer工具。在QuartusⅡ中选取菜单Tool->TimeQuestTimingAnalyzer命令，因为TimeQuestTimingAnalyzer需要SDC文件（SynopsysDesignConstrain）。如果打开TimeQuestTimingAnalyzer没有.sdc，则QuartusⅡ会出现询问窗口。若使用GUI，则选择NO。打开的TimeQuestTimingAnalyzer工具如图3.75所示。（4）创建TimingNetlist。在TimeQuestTimingAnalyzer软件中，选取菜单NetlistCreateTimingNetlist命令，出现CreateTimingNetlist对话框，如图3.76所示。在Inputnetlist处选择Post-map选项，其他保持默认设置，按OK按钮。在TimeQuestTimingAnalyzer软件中，用鼠标左键双击左侧tasks子窗口中的CreateTimingNetlist，则开始创建时序分析网表，建立成功后左侧task子窗口中的CreateTimingNetlist变成绿色，如图3.77所示（在点击图3.76所示对话框的OK按钮后同时会完成该操作）（5）确定时序需求（TimingRequirements）。此范例示范两个时钟的时序需求，如表3.4所示（6）设定clk时序需求。在TimeQuestTimingAnalyzer窗口，选取菜单选项ConstraintsCreateClock命令，弹出CreateCloek对话框，如图3.78所示。在Clockname处输入clk，在Period处输入20。在waveformegdes处的Rising：与Falling：处不输入任何值，则为默认值工作周期为50／50（即占空比为50％）。点击Targets栏右侧的按钮，出现NameFinder对话框，如图3.79所示，点击List按钮，会出现工程顶层模块的所有引脚名称；在clk引脚名称上双击鼠标左键，将clk选择到右侧列表中，按OK按钮关闭NameFinder对话框，返回到CreateClock对话框；再按Run按钮，可以看到TimeQuestTimingAnalyzer窗口最下方Console子窗口中有加入时钟时序要求的脚本命令。create_clock-nameclk-period20.000[get_ports{clk}]（7）设定clkx2时序需求。在TimeQuestTimingAnalyzer窗口，选取菜单选项ConstraintsCreateClock命令，出现CreateClock对话框。在Clockname处输入clkx2；在period处输入10；在waveformegdes处的Rising输入O；在Waveformegdes处的Falling输入6，则可以设定占空比为60％。再点击Targets栏右侧的按钮，出现NameFinder对话框（如图3.79所示，设置同clk），点击List按钮，会出现工程顶层模块的所有引脚名称，在clkx2引脚名称上双击鼠标左键，将clkx2信号选择到右侧列表中;按OK按钮回到CreateClock对话框。clkx2设定完成画面如图3.50所示。点击Run按钮，可以看到TimeQuestTimingAnalyzer窗口最下方的console子窗口有加入时钟时序要求的脚本命令，同时可以看到在左侧task子窗口中的ReadSDCFile变成绿色。task子窗口中的Reports双击Tasks子窗口中的ReportClocks，会开始执行并在ReportClocks处呈勾选状态，在ReportClocks窗口中会出现如图3.83所示的结果。双击Tasks子窗口中的ReportClockTransfers，会开始执行并在ReportClockTransfers处呈勾选状态，在RePort窗口中将出现如图3.84所示的结果。（10）设定Falsepath。将clk到clkx2的路径设定为Falsepath。在TimeQuestTimingAnalyzer窗口，选择菜单Constraints->Set