考研必备计算机组成原理第2章 计算机的逻辑部件费.ppt

第2章计算机的逻辑部件计算机的逻辑部件本章要点：2.1.1逻辑代数的基本知识通常电子系统中都含有模拟和数字两种模块。和模拟电路相比较，在存储、分析或传输信号时，数字电路更具优越性。在数字电路中，常用二进制数来量化连续变化的模拟信号，而二进制数正好是用数字1和0来表示的。这里的0和1不是十进制数中的数字，逻辑0和逻辑1不代表数值大小，仅表示相互矛盾、相互对立的两种逻辑状态，这样就可借助复杂的数字系统来实现信号的存储、分析和传输。2.逻辑电平2.1.2常见的门电路 （a）国外符号（b）国标符号

图2-1两输入端与门逻辑符号2．或门
真值表表示的两输入端或门如表2-2所示，逻辑符号如图2-2所示。图2-2两输入端或门逻辑符号3．非门 （a）国外符号（b）国标符号

图2-3非门逻辑符号5．或非门符号表示:6．异或门符号表示:7．同或门符号表示:2.2.1加法器1．半加器实现半加器运算的逻辑电路2．全加器表2-9 全加器真值表根据表达式画出全加器逻辑图如图2-9（a）所示，图2-9（b）是全加器的符号。3．多位二进制加法电路4．集成四位二进制加法器742832.2.2译码器设计1．变量译码器（又称二进制译码器）图2-123－8线译码器74LS138逻辑图及引脚排列表2-1074LS138功能表利用使能端能方便地将两个3线-8线译码器组合成一个4线-16线译码器，如图2-13所示。2．数码显示译码器(c)符号及引脚功能(2)BCD码七段译码驱动器其中：
A、B、C、D—8421BCD码输入端。
a、b、c、d、e、f、g—译码输出端，输出“1”有效，用来驱动共阴极LED数码管。
—测试输入端，＝“0”时，译码输出全为“1”。
—消隐输入端，＝“0”时，译码输出全为“0”。
LE—锁定端，LE＝“1”时译码器处于锁定（保持）状态，译码输出保持在LE＝0时的数值，LE＝0为正常译码。
表2-11为CC4511功能表。CC4511内接有上拉电阻，故只需在输出端与数码管各段之间串入限流电阻即可工作。译码器还有拒伪码功能，当输入码超过1001时，输出全为“0”，数码管熄灭。表2-11CC4511功能表续表:在实际应用中，将十进制数的BCD码接至译码器的相应输入端A、B、C、D即可显示0～9的数字。四位数码管可接受四组BCD码输入。CC4511与LED数码管的连接如图2-16所示。2.2.3移位寄存器设计图2-17单向移位寄存器表2-12移位寄存器中数据的移动2．中规模集成移位寄存器(a)逻辑符号(b)引脚图
图2-18集成四位双向移位寄存器74LS19474LS194功能表见表2-13。由表2-17可以知道，74LS194在端为低电平时具有异步清零功能。条件下，M1M0=00时，寄存器实现保持（数据）功能；图2-23（b）中QA作为寄存器高位输出，即QAQBQCQD=Q3Q2Q1Q0，M1M0=01时，寄存器实现右移功能，CP作用下，数据由高位向低位移动，右移输入端DSR数据移入Q3；M1M0=10时，寄存器实现左移功能，CP作用下，数据由低位向高位移动，左移输入端DSL数据移入Q0；M1M0=11时，寄存器实现并行输入（预置）功能，并行输入数据D3D2D1D0=ABCD寄存到Q端，时钟上跳后Q3Q2Q1Q0=D3D2D1D0=ABCD。表2-1374LS194功能表将74LS194各功能端,控制端适当级连,可实现容量的扩展。图2-19所示是由74LS194构成的8位双向移位寄存器。1．计数器分类2．同步二进制计数器—74LS161集成计数器表2-1474161的功能表由表2-14可知，74LS161具有以下功能：（4）保持。当RD＝LD＝1，且＝0，即两个使能端中有0时，则计数器保持原来的状态不变。这时，如EP＝0、ET＝1，则进位输出信号RCO保持不变；如ET＝0则不管EP状态如何，进位输出信号RCO为低电平0。（1）反馈清零法（2）反馈置数法4．环形计数环形计数器不是用来计数的，而是用于发出顺序控制信号的。它是计算机的控制器中的一个重要部件。2.3.1EDA技术简介EDA可以看作是电子CAD的高级阶段。是90年代初，从CAD、CAM（计算机辅助制造）、CAT（计算机辅助测试）、和CAE（计算机辅助工程）的概念发展而来的。EDA技术就是以计算机为工具、在EDA软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术中最具现代电子设计技术特征的功能就是日益强大的逻辑设计仿真测试技术。EDA仿真测试技术只需通过计算机就能对所设计的电子系统，从各种不同层次的系统性能特点完成一系列准确的