系统级芯片集成——SoC.doc

系统级芯片集成——SoC
发表时间:2007-1-2419:43作者:tonyqin来源:半导体技术天地
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随着VLSI工艺技术的发展，器件特征尺寸越来越小，芯片规模越来越大，数百万门级的电路可以集成在一个芯片上。多种兼容工艺技术的开发，可以将差别很大的不同种器件在同一个芯片上集成。为系统集成开辟了广阔的工艺技术途。真正称得上系统级芯片集成，不只是把功能复杂的若干个数字逻辑电路放在同一个芯片上，做成一个完整的单片数字系统，而且在芯片上还应包括其它类型的电子功能器件，如模拟器件和专用存贮器，在某些应用中，可能还会扩大一些，包括射频器件甚至MEMS等。通常系统级芯片起码应在单片上包括数字系统和模拟电子器件。由于单片系统级芯片设计在速度、功耗、成本上和多芯片系统相比占有较大的优势。另外电子系统的专用性对不同的应用，要求有专用的系统。因此发展SOC设计在未来的集成电路设计业中将有举足轻重的地位。本文在分析系统级芯片特点的基础上讨论单片系统所必须的设计术以及工艺加工方法。一系统级芯片特点系统级芯片是在单片上实现全电子系统的集成，具有以下几个特点：1、规模大、结构复杂。数百万门乃至上亿个元器件设计规模，而且电路结构还包括MPU、SRAM、DRAM、EPROM、闪速存贮器、ADC、DAC以及其它模拟和射频电路。为了缩短投放市场时间，要求设计起点比普通ASIC高，不能依靠基本逻辑、电路单元作为基础单元，而是采用被称为知识产权（IP）的更大的部件或模块。在验证方法上要采用数字和模拟电路在一起的混合信号验证方法。为了对各模块特别是IP能进行有效的测试，必须进行可测性设计。2、速度高、时序关系严密。高达数百兆的系统时钟频率以及各模块内和模块间错综复杂的时序关系，给设计带来了多问题，如时序验证、低功耗设计以及信号完整性和电磁干扰、信号串扰等高频效应。3、系统级芯片多采用深亚微米工艺加工技术，在深亚微米时走线延迟和门延迟相比变得不可勿视，并成为主要因素。再加之系统级芯片复杂的时序关系，增加了电路中时序匹配的困难。深亚微米工艺的十分小的线间矩和层间距，线间和层间的信号耦合作用增强，再加之十分高的系统工作频率，电磁干扰、信号串扰现象，给设计验证带来困难。二、SOC设计技术1、设计再利用数百万门规模的系统级芯片设计，不能一切从头开始，要将设计建立在较高的层次上。需要更多地采用IP复用技术，只有这样，才能较快地完成设计，保证设计成功，得到价格低的SOC，满足市场需求。设计再利用是建立在芯核（CORE）基础上的，它是将已经验证的各种超级宏单元模块电路制成芯核，以便以后的设计利用。芯核通常分为三种，一种称为硬核，具有和特定工艺相连系的物理版图，己被投片测试验证。可被新设计作为特定的功能模块直接调用。第二种是软核，是用硬件描述语言或C语言写成，用于功能仿真。第三种是固核（firmcore），是在软核的基础上开发的，是一种可综合的并带有布局规划的软核。目前设计复用方法在很大程度上要依靠固核，将RTL级描述结合具体标准单元库进行逻辑综合优化，形成门级网表，再通过布局布线工具最终形成设计所需的硬核。这种软的RTL综合方法提供一些设计灵活性，可以结合具体应用，适当修改描述，并重新验证，满足具体应用要求。另外随着工艺技术的发展，也可利用新库重新综合优化。布局布线、重新验证获得新工艺条件下的硬核。用这种方法实现设计再利用和传统的模块设计方法相比其效率可以提高2一3倍，因此，0.35微米工艺以前的设计再利用多用这种RTL软核综合方法实现。随着工艺技术的发展，深亚微米（DSM）使系统级芯片更大更复杂。这种综合方法将遇到新的问题，因为随着工艺向0．18微米或更小尺寸发展，需要精确处理的不是门延迟而是互连线延迟。再加之数百兆的时钟频率，信号间时序关系十分严格，因此很难用软的RTL综合方法达到设计再利用的目的。建立在芯核基础上的系统级芯片设计，使设计方法从电路设计转向系统设计，设计重心将从今大的逻辑综合、门级布局布线、后模拟转向系统级模拟，软硬件联合仿真，以及若干个芯核组合在一起的物理设计。迫使设计业向两极分化，一是转向系统，利用IP设计高性能高复杂的专用系统。另一方面是设计DSM下的芯核，步入物理层设计，使DSM芯核的性能更好并可遇测。2、低功耗设计系统级芯片因为百万门以上的集成度和数百兆时钟频率下工作，将有数十瓦乃至上百瓦的功耗。巨大的功耗给使用封装以及可靠性方面都带来问题，回此降低功耗的设