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开关电源Pspice仿真技巧及收敛性问题

摘要：本文主要讲述了开关电源的Pspice仿真中，速度与精度的权衡，收敛性问题的常规解决方法。
收敛性问题快速解决办法
目前最最快速的办法，就是用16.0以上的版本，有自动收敛功能，能解决至少95%以上的收敛性问题。但对于原理，还是要需要了解下面一些知识。
在做开关电源仿真时，经常会遇到收敛性的问题。我也在其中遇到各种各样的收敛性问题，根据我的经验和前辈的传授，下面我对这个问题进行一个说明。

如果在仿真时遇到收敛性问题，快速解决办法如下：设置.OPTION设置里的一些选项。
_ABSTOL=0.01μ(Default=1p)
_VNTOL=10μ(Default=1μ)
_GMIN=0.1n(Default=1p)
_RELTOL=0.05(Default=0.001)
_ITL4=500(Default=10)
这些设置可以解决大多收敛性问题，当然如果电路中的错误，它是解决不了的。如果模型不够精确，上面的设置需要实时调整才能得到想要的结果。

开关仿真中速度与精度的权衡
开关仿真就是仿真时有很多重复的周期性的上升下降信号的仿真，比如开关电源的仿真。在这种仿真中，需要丢弃一些仿真时间点，不然仿真将会非常慢。而尽管如此，开关电源的仿真还是非常慢。这种仿真中，pspice的时间步长会在一个很大的步长范围内波动。这个波动范围主要由一些设置限定，比如RELTOL,ABSTOL,VNTOL等。因为它是线性迭代算法，为了在信号的上升沿和下降沿得到限定精度范围内的值，在沿处理时，它需要提高步长细度，否则难以得到限定的仿真精度。因为一般可信的仿真精度是不可能有太大的误差的。为解决这种问题，通常可以通过设置TRTOL=25(DEFAULT7),和TMAX，将时间步长限定在开关周期的1/10到1/100之间。这样做基本可以提高一倍的仿真速度。当然精度应该在可接受范围内。

收敛性问题
在进行DC和瞬态仿真时，SPICE会先给每一个节点假定一个初始值，然后通过误差范围内的数次迭代，最终得到一个误差范围内的结果，这个迭代次数也是有限定的，通过ITL来限定。
如果在限定的迭代次数内没能得到误差范围内的结果，那么仿真器会产生收敛性的问题。在DC分析时会出现如“NoconvergenceinDCanalysis,”“Singularmatrix,”“GMINsteppingfailed,”“Sourcesteppingfailed.”等提示，同时，仿真也停止了。在瞬态仿真中，仿真器会实时调节时间步长以求能迭代出误差范围内的结果，但如果在设定的时间步长范围内没能得到结果，仿真器会产生“Timesteptoosmall”的提示。
收敛性问题会以各种形式出现，但主要有以下三种根本原因：
一、电路结构不当
二、器件模型不当
三、仿真器设置不当
DC分析时，也有可能不正确的初始值设置、模型的不连续性（如果其中有理想开关）、不稳定的工作点、或虚的电路阻抗。
瞬态仿真问题则主要是因为模型的不连续性、不当的电路结构、电源、或是寄生参数等。如果电路的阻抗太高或是太低都可能产生收敛性问题。
通常，可以通过根据问题的提示逐步调地节仿真器的设置。这样做的不足之处是它可能掩盖了电路不稳定的真相。当然如果电路的模型建得足够好，是不会有收敛性问题发生的。
常用方法：
许多开关电源的仿真收敛性问题都可以通常设置.OPTION中的GMIN选项来进行修复。这个选项的作用是将方程矩阵保持在良好的状态下。其默认值是1p，通常将它设置到1n到10n之间就能解决大多收敛性问题。
GMIN步增长方式是PSPICE和SPICE3中用来提高DC仿真收敛性问题的很好的方法。
Pspice中将RELTOL设置成大于0.01也可能带来收敛性问题。
设置ABSTOL大于0.1u能解决电流大于几安培时的问题，但也可能带来更多的问题。
通常，在电路结构进行调整时，可能需要进行很多次不同的.OPTION的设置，但一旦电路的模型建得够好时，所有的问题都没有了。
如果实在不行，可以将初始值都设置成0。
最好的办法就是一行一行地看电路的网表，以修正其中的不发之处。
大多收敛性问题都可能是软件的问题，但也还是有少部分时候是电路本身的问题，特别是对自己电路不十分了解的人。
DC收敛性问题
通常解决的办法有以下几种：
一、检查电路的拓朴结构和电路连接
1、确认所有器件都连对了，包括极性。
2、确认语法错误，包括单位没错（如MEG和M的不同）
3、确认所在节点对地都有直流通路。
4、确认电源都是真实值，特别是沿处。
5、确认受控源的正确性，如受表达式控制的源中，表达式中分子中不能有0
二、将ITL1增加到400
三、加入.NODESETs：如.NODESETV(6)=0。
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