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[LabVIEWFPGA教程]将外部IP导入LabVIEWFPGA
概览
通过将第三方IP集成到NILabVIEW软件，您能使用许多的针对Xilinx现场可编程门整列（Field-programmablegatearrays,FPGA）进行优化的算法，在实现高性能的同时提高代码重用度。LabVIEWFPGA模块提供两种方法用来实现外部代码的导入：组件级IP（Component-LevelIntellectualProperty,CLIP）节点和IP集成节点。本白皮书将讨论这两种方法。
目录
CLIP节点介绍
在FPGA应用中使用CLIP
IP集成节点介绍
CLIP和IP集成节点的区别
相关资源
1.CLIP节点介绍
CLIP节点是一种用于将已有的FPGAIP导入LabVIEWFPGA硬件的同时通过LabVIEWFPGA程序框图与它进行通讯的框架。一旦导入成功，相对于LabVIEWFPGA，IP可以独立地、并行地运行。IP既能以原始VHDL的形式也能以诸如电子设计交换格式(Electronicdesigninterchangeformat,EDIF)网表等中间文件的形式存在。这一功能要求使用者具有一定数字电路设计经验和VHDL的基本知识，因为所导入的IP通常是一种底层的硬件描述语言(Hardwaredescriptionlanguage,HDL)。
对于不同的FPGA目标，其所支持的CLIP也不同。请参考目标硬件的的定义文档获取关于CLIP支持的信息。部分FPGA目标可支持以下一种或者两种类型的CLIP：
用户定义的CLIP—导入VHDL代码，直接与FPGAVI进行通讯。
套接字CLIP—导入VHDL代码，直接和不与LabVIEWFPGA模块关联的一个FPGAVI以及FPGA引脚进行通信。一些FPGA目标在FPGA中定义了一个您可以插入套接字CLIP的固定式CLIP套接字。

图1.在由使用者定义的CLIP节点中导入VHDL代码可以与一个FPGAVI进行通讯；反之，一个套接字CLIP节点允许IP同时连接到FPGAVI和可用FPGA引脚。
获取最新的信息，请参考标题为使用VHDL代码作为组件级IP（FPGA模块）的LabVIEWFPGA模块帮助。
2.在FPGA应用中使用CLIP
以下步骤概述了在一个FPGA应用中使用CLIP的过程：
创建或者获取IP。
在FPGA目标属性中声明CLIP以及定义IP接口。
将CLIP添加到项目中。
在一个FPGAVI中使用CLIP。
创建或者获取IP
要将CLIP添加到一个FPGA目标中，您必须提供VHDL代码形式的IP以编译成FPGA对象。您能使用以下方式提供VHDL代码：:
创建VHDL代码。
通过其它的硬件描述语言（HDL）创建您自己的可兼容IP核心，例如通过XilinxCOREGenerator利用Verilog进行创建。
从Xilinx或合作伙伴那购买IP核心。
注意：在LabVIEWFPGA的COREGeneratorIP选板中有超过50种XilinxIP模块，无需使用CLIP或IP集成节点导入IP模块您就能将其集成到您的LabVIEWFPGAVI的数据流中。
了解如何使用XilinxCOREGeneratorIP选板提高IP的重用度。
在使用CLIP节点时，需要特别注意的是LabVIEWFPGA所支持的数据类型以及如何将它们转换为VHDL数据类型。如果您的IP使用的逻辑向量并不不是表一中所列的数据类型之一，您必须编写一个VHDL外层程序来对标准LabVIEW类型进行扩展、缩短或者分解，从而符合IP的数据宽度。
请参考LabVIEWFPGA模块帮助，获取更多关于您IP的注意事项，包括使用外部时钟、交叉时钟域、使用同步寄存器、执行异步重置，以及使用约束和层次条件。
FPGA模块数据类型VHDL数据类型布尔标准逻辑位U8和I88位标准逻辑矢量U16和I1616位标准逻辑矢量U32和I3232位标准逻辑矢量U64和I6464位标准逻辑矢量定点数(FXP)x+1位标准逻辑矢量
x的区间为[0,63].表1.CLIP接口支持使用的数据类型
在FPGA目标的属性中声明CLIP以及定义IP接口
注意：以下示例使用附件中的simple_and.vhd文件演示如何将IP导入到一个由用户定义的CLIP节点。
为了将IP的输入和输出映射到LabVIEW的I/O，使用FPGA目标属性向导创建一个定义了IP必要属性的XML文件。按照以下步骤完成这个任务。
创建一个带有FPGA硬件新LabVIEW项目。右键点击FPGA目标，并选择属性。属性对话框有一段标有“组件级IP（Component-LevelIP）”的部分。点击创建文件按钮创建XML文件。

图2.点击“CreateFile”开始定义XML声明文档。
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