分频式频率合成器制作与测试.doc
kp****93
在线预览结束,喜欢就下载吧,查找使用更方便
相关资料
分频式频率合成器制作与测试.doc
实验目的:通过频率合成器的制作进一步巩固所学过的有关频率合成技术的内容,详尽掌握锁相环及有关芯片的工作原理,使所学过的知识得到进一步的充实与提高。实验仪器:CD4069六反相器一个、CD4046集成锁相环一个、CD401038位可预置分频器一个、管座:14P二个、16P二个、8位微型选择开关一个、印刷版一个、接线柱六个、电阻:2M一个、30k一个、1.5k一个、1M一个、5.6k一个、10k八个、电容:51p、68p、100p、10u、1u、晶振:1MH一个。实验用仪器:数字频率计、双踪示波器一台、稳压电
小数分频锁相频率合成器的研究的综述报告.docx
小数分频锁相频率合成器的研究的综述报告小数分频锁相频率合成器(Fractional-NPLL)是一种广泛应用于通信系统中的频率合成技术,其基本思想是使用带有相位检测器和分数分频器的PLL(Phase-LockedLoop)来实现高准确度、低抖动和高频率合成精度的频率合成。本文将从小数分频锁相频率合成器的基本原理、性能指标及其优缺点等方面进行综述和评价。一、小数分频锁相频率合成器的基本原理小数分频锁相频率合成器的基本原理即是利用PLL实现频率合成。其中,PLL是由参考时钟、相位检测器、低通滤波器、VCO(V
基于锁相环的频率合成器的设计与制作.doc
锁相环电路的应用设计与制作一、目的通过对锁相环电路应用设计,进一步加深对锁相环电路工作原理的理解,熟悉锁相环电路的基本形式,掌握集成锁相环电路的测试及应用方法;了解锁相环的相位捕捉的特性检测方法;熟悉单片锁相环集成电路和外围分频集成电路的基本电路应用形式;掌握电路的调整及测量方法;掌握锁相环电路的主要指标参数,为今后的实际工程应用,奠定坚实的基础。二、要求锁相环(PLL)电路是一种反馈控制电路。图1-1所示是基本锁相环电路的框图。图1-1基本锁相环电路框图当相位比较器的两个输入的相位差(θi-θo)不变时
基于锁相环的频率合成器的设计与制作.doc
锁相环电路的应用设计与制作一、目的通过对锁相环电路应用设计,进一步加深对锁相环电路工作原理的理解,熟悉锁相环电路的基本形式,掌握集成锁相环电路的测试及应用方法;了解锁相环的相位捕捉的特性检测方法;熟悉单片锁相环集成电路和外围分频集成电路的基本电路应用形式;掌握电路的调整及测量方法;掌握锁相环电路的主要指标参数,为今后的实际工程应用,奠定坚实的基础。二、要求锁相环(PLL)电路是一种反馈控制电路。图1-1所示是基本锁相环电路的框图。图1-1基本锁相环电路框图当相位比较器的两个输入的相位差(θi-θo)不变时
锁相式数字频率合成器实验报告..pdf
*******************实践教学*******************兰州理工大学计算机与通信学院2012年春季学期《通信系统基础实验》设计项目实验报告设计题目:锁相式数字频率合成器实验报告专业班级:设计小组名单:指导教师:陈昊目录一、设计实验目的...............................................................3二、频率合成基本原理..................................................