一种逻辑纠错方法、电路、计算机芯片及物联网芯片.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN113704017A(43)申请公布日2021.11.26(21)申请号202111002776.3(22)申请日2021.08.30(71)申请人中国人民解放军国防科技大学地址410000湖南省长沙市开福区德雅路109号(72)发明人李智炜王义楠刘海军龙泓昌李清江刁节涛徐晖陈长林刘森宋兵王伟于红旗朱熙王玺步凯王琴曹荣荣(74)专利代理机构北京超成律师事务所11646代理人高玉光(51)Int.Cl.G06F11/07(2006.01)G11C13/00(2006.01)G11C29/52(2006.01)权利要求书2页说明书11页附图6页(54)发明名称一种逻辑纠错方法、电路、计算机芯片及物联网芯片(57)摘要本发明实施例公开了一种逻辑纠错方法、电路、计算机芯片及物联网芯片，应用于逻辑纠错电路，所述逻辑纠错电路包括：IMP逻辑运算单元、或非逻辑检测单元、或逻辑运算单元；所述方法包括：根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合；所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结果，根据所述逻辑输出结果判断是否产生逻辑错误；若产生所述逻辑错误，所述或逻辑运算单元则纠正所述逻辑错误。选择合适的激励电压，调控逻辑错误发生规律，使用两类特定的逻辑基元，以逻辑级联的方式完成逻辑错误的检测与纠正，提出一种低资源开销的以忆阻器为基础的逻辑纠错的方法。CN113704017ACN113704017A权利要求书1/2页1.一种逻辑纠错方法，其特征在于，应用于逻辑纠错电路，所述逻辑纠错电路包括：第一忆阻器、第二忆阻器、第三忆阻器和第四忆阻器；各忆阻器的第一端分别与对应的激励电压输入端连接；所述各忆阻器的第二端依次连接到同一位线上；所述第一忆阻器与所述第二忆阻器构成IMP逻辑运算单元；所述第一忆阻器、所述第二忆阻器和所述第三忆阻器构成第一或非逻辑运算单元；所述第一忆阻器、所述第二忆阻器和第四忆阻器构成第二或非逻辑运算单元；所述第一或非逻辑运算单元和所述第二或非逻辑运算单元构成或非逻辑检测单元；所述第二忆阻器、所述三忆阻器和第四忆阻器构成或逻辑运算单元；所述方法包括：根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合；所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结果，根据所述逻辑输出结果判断是否产生逻辑错误；若产生所述逻辑错误，则所述或逻辑运算单元纠正所述逻辑错误。2.根据权利要求1所述的方法，其特征在于，所述逻辑纠错电路中各忆阻器的高阻态和低阻态分别对应逻辑“0”和逻辑“1”。3.根据权利要求1所述的方法，其特征在于，所述根据所述IMP逻辑运算单元的四组初始逻辑组合及高低阻态转换条件，确定会出现高低阻态转换错误结果的目标逻辑组合，包括：对各组初始逻辑组合在不同激励电压下进行测试，得到各组初始逻辑组合对应的测试结果；根据四组测试结果确定对应的第一激励电压范围；在所述第一激励电压范围内，选择第一激励电压激励所述IMP逻辑运算单元；在所述第一激励电压激励下，根据所述高低阻态转换条件确定会出现高低阻态转换错误结果的目标逻辑组合。4.根据权利要求2所述的方法，其特征在于，所述或非逻辑检测单元检测所述目标逻辑组合的逻辑输出结果，根据所述逻辑输出结果判断是否产生逻辑错误，包括：将所述第一或非逻辑运算单元的所述第一忆阻器与所述第二忆阻器作为输入忆阻器，所述第三忆阻器作为或非逻辑输出忆阻器，获取所述第三忆阻器的第一或非逻辑输出结果；将所述第二或非逻辑运算单元的所述第一忆阻器与所述第二忆阻器作为输入忆阻器，所述第四忆阻器作为或非逻辑输出忆阻器，获取所述第四忆阻器的第二或非逻辑输出结果；若所述第一或非逻辑输出结果和/或所述第二或非逻辑输出结果中的输出结果为低阻态，则确定所述目标逻辑组合产生逻辑错误。5.根据权利要求4所述的方法，其特征在于，所述若产生所述逻辑错误，所述或逻辑运算单元则纠正所述逻辑错误，包括：将所述或逻辑运算单元的所述第二忆阻器作为或逻辑输出忆阻器，所述第三忆阻器和所述第四忆阻器作为输入忆阻器；根据所述第三忆阻器和所述第四忆阻器的输入逻辑组合确定对应的所述第二忆阻器2CN113704017A权利要求书2/2页的或逻辑输出结果，将所述或逻辑输出结果作为纠正后的正确逻辑结果。6.根据权利要求1所述的方法，其特征在于，所述方法还包括：确定所述第一或非逻辑运算单元、所述第二或非逻辑运算单元和所述或逻辑运算单元分别对应的初始第一或非逻辑组合、初始第二或非逻辑组合和初始或逻辑组合；分别对所述初始第一或非逻辑组合、初始第二或非逻辑组合和初始或逻辑组合在不同激励电压