一种改善多晶硅栅极刻蚀中有源区漏电的方法.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN109559986A(43)申请公布日2019.04.02(21)申请号201811467393.1(22)申请日2018.12.03(71)申请人上海华力微电子有限公司地址201203上海市浦东新区张江高科技园区高斯路568号(72)发明人李东吴智勇(74)专利代理机构上海申新律师事务所31272代理人俞涤炯(51)Int.Cl.H01L21/28(2006.01)权利要求书1页说明书4页附图4页(54)发明名称一种改善多晶硅栅极刻蚀中有源区漏电的方法(57)摘要本发明涉及半导体技术领域，尤其涉及一种改善多晶硅栅极刻蚀中有源区漏电的方法，包括：步骤S1，在进行多晶硅栅极炉管生长之前，先进行量测得到高度差；步骤S2，在浅沟槽隔离层与有源区之上沉积多晶硅栅极，并在多晶硅栅极上沉积底部抗反射层；步骤S3，根据一预设的计算模型以及高度差计算得到需要对底部抗反射层进行刻蚀的刻蚀时间，刻蚀时间中包括一预设的第一刻蚀时间，以及额外对位于有源区上方的底部抗反射层进行刻蚀的第二刻蚀时间；步骤S4，根据刻蚀时间对底部抗反射层进行刻蚀，以避免多晶硅栅极产生漏电现象。上述技术方案的有益效果是：补偿前层工艺能力限制所造成浅沟槽隔离区与有源区台阶高度的差异带来的有源区漏电，避免漏电发生。CN109559986ACN109559986A权利要求书1/1页1.一种改善多晶硅栅极刻蚀中有源区漏电的方法，其特征在于，设置两个浅沟漕隔离层，并于两个所述浅沟槽隔离层之间设置有源区，所述有源区与所述浅沟槽隔离层之间具有高度差，所述方法还包括：步骤S1，在进行多晶硅栅极炉管生长之前，先进行量测得到所述高度差；步骤S2，在浅沟槽隔离层与有源区之上沉积多晶硅栅极，并在所述多晶硅栅极上沉积底部抗反射层；步骤S3，根据一预设的计算模型以及所述高度差计算得到需要对底部抗反射层进行刻蚀的刻蚀时间，所述刻蚀时间中包括一预设的第一刻蚀时间，以及额外对位于所述有源区上方的所述底部抗反射层进行刻蚀的第二刻蚀时间；步骤S4，根据所述刻蚀时间对所述底部抗反射层进行刻蚀，以避免多晶硅栅极产生漏电现象。2.根据权利要求1所述的改善多晶硅栅极刻蚀中有源区漏电的方法，其特征在于，所述步骤S1中，采用光学线宽测量仪量测得到所述高度差。3.根据权利要求1所述的改善多晶硅栅极刻蚀中有源区漏电的方法，其特征在于，所述步骤S3中，预设的所述计算模型为：H3≈H2+H1，其中，H1为所述高度差；H2为位于所述浅沟槽隔离层的所述底部抗反射层的刻蚀深度；H3为位于所述有源区上方的所述底部抗反射层的刻蚀深度。4.根据权利要求3所述的改善多晶硅栅极刻蚀中有源区漏电的方法，其特征在于，所述步骤S3中，依据下述公式，结合所述预设模型的输出结果和所述高度差，计算得到所述刻蚀时间：TimeBARC＝(H3-H2)/ERBARC；其中，ERBARC用于表示所述第一刻蚀时间；TimeBARC用于表示所述第二刻蚀时间。5.根据权利要求1所述的改善多晶硅栅极刻蚀中有源区漏电的方法，其特征在于，所述步骤S4中，采用先进制程控制系统，根据所述刻蚀时间对所述底部抗反射层进行刻蚀。6.根据权利要求4所述的改善多晶硅栅极刻蚀中有源区漏电的方法，其特征在于，所述步骤S4中具体包括：步骤S41，采用所述第一刻蚀时间对所述底部抗反射层进行刻蚀，以将所述底部抗反射层刻蚀至一第一深度；步骤S42，采用所述第二刻蚀时间继续对位于所述有源区上方的所述底部抗反射层进行刻蚀，以将所述底部抗反射层刻蚀至一第二深度；H2用于表示所述第一深度；H3用于表示所述第二深度。7.一种多晶硅栅极结构，其特征在于，采用如权利要求1-6中任意一项所述的改善多晶硅栅极刻蚀中有源区漏电的方法制备形成。2CN109559986A说明书1/4页一种改善多晶硅栅极刻蚀中有源区漏电的方法技术领域[0001]本发明涉及半导体技术领域，尤其涉及一种改善多晶硅栅极刻蚀中有源区漏电的方法。背景技术[0002]在多晶硅栅极刻蚀技术中，特别是在90纳米及以下的工艺技术中，浅沟槽隔离区与有源区存在高度差，由于受到该高度差的影响，不同区域的多晶硅栅极底部抗反射层厚度会有差异。在相同的刻蚀与清洗的条件下，这种高度差的存在使得在多晶硅栅极刻蚀中会造成有源区存在一定的多晶硅残留，这种多晶硅残留最终将会导致有源区与多晶硅栅极相连通即有源区漏电现象，以至于造成产品低良率。[0003]具体地，现有技术中的缺陷如图1所示，由于不同的晶圆之间台阶高度差异较大，在刻蚀过程中光谱信号确定刻蚀时间有一定局限性，当通过光谱信号确定底部抗反射层刻蚀完毕，实际由于台阶高度这种差异的存在会造成一部分底部抗反射层未被刻蚀，因此会造成多晶硅栅极向外漏电的现象，降低