异质结半导体器件及其制造方法.pdf

(19)中华人民共和国国家知识产权局*CN103426914A*(12)发明专利申请(10)申请公布号(10)申请公布号CNCN103426914103426914A(43)申请公布日2013.12.04(21)申请号201310184881.2(51)Int.Cl.(22)申请日2013.05.17H01L29/207(2006.01)H01L29/778(2006.01)(30)优先权数据H01L29/47(2006.01)12168884.02012.05.22EP(71)申请人NXP股份有限公司地址荷兰艾恩德霍芬(72)发明人雷德弗里德勒·阿德里安斯·玛利亚·胡尔克斯杰伦·安东·克龙约翰尼斯·J·T·M·唐克斯简·雄斯基斯蒂芬·约翰·斯奎安德烈亚斯·伯纳德斯·玛丽亚·扬斯曼马库斯·穆勒斯蒂芬·海尔提姆·伯切尔(74)专利代理机构中科专利商标代理有限责任公司11021代理人倪斌权权利要求书2页利要求书2页说明书7页说明书7页附图9页附图9页(54)发明名称异质结半导体器件及其制造方法(57)摘要公开了一种半导体器件，包括：13族氮化物异质结，包括具有第一带隙的第一层和具有第二带隙的第二层，其中，第一层位于衬底和第二层之间；以及肖特基电极和另外的第一电极，分别电连接到异质结的不同区域，所述肖特基电极包括中心区域和边缘区域，其中，器件包括在肖特基电极下方仅位于所述边缘区域下方的导电势垒部分，用于局部增强肖特基电极的肖特基势垒。还公开了一种制造该半导体器件的方法。CN103426914ACN1034269ACN103426914A权利要求书1/2页1.一种半导体器件，包括：13族氮化物异质结，包括具有第一带隙的第一层(112)和具有第二带隙的第二层(114)，其中第一层位于衬底(110)和第二层之间；以及肖特基电极(120)和另外的第一电极(130)，分别电连接到异质结不同的区域，所述肖特基电极包括中心区域和边缘区域，其中，该器件包括在所述肖特基电极下方仅位于边缘区域下方的导电势垒部分(124，134，148)，用于局部增加肖特基电极的肖特基势垒。2.如权利要求1所述的半导体器件，其中，第一层(112)包括GaN，第二层(114)包括AlGaN。3.如权利要求1或2所述的半导体器件，还包括与肖特基电极(120)相邻的电绝缘层(118)，其中，导电势垒层部分(124，134)具有位于肖特基电极的边缘区域下方的第一部分(L1)和位于电绝缘层的边缘区域下方的第二部分(L2)。4.如权利要求3所述的半导体器件，其中，第一部分(L1)具有50-200nm范围内的最小横向尺寸。5.如权利要求1到4中任一项所述的半导体器件，还包括第二层(114)上的覆盖层(116)，其中，覆盖层包括改性部分，所述改性部分限定了所述导电势垒部分(124，134)。6.如权利要求5所述的半导体器件，其中，覆盖层(116)包括氮化镓。7.如权利要求5或6所述的半导体器件，其中，改性部分相比覆盖层(116)其余部分具有增大的厚度。8.如权利要求5或6所述的半导体器件，其中，改性部分是覆盖层(116)和第二层(114)中至少一个的化学改性部分(134)。9.如权利要求1到4中任一项所述的半导体器件，其中，肖特基电极(120)包括第二金属，并且导电势垒部分(148)包括不同于第二金属的第一金属。10.如权利要求1到9中任一项所述的半导体器件，还包括电连接到异质结一区域的另外的第二电极，其中，肖特基电极(120)位于所述另外的第一电极和所述另外的第二电极之间。11.一种制造如权利要求1到10中任一项所述的半导体器件的方法，所述方法包括：提供衬底(110)，该衬底承载具有第一带隙的第一层(112)和具有第二带隙的第二层(114)，其中，第一层位于衬底和第二层之间，第一层和第二层之间的界面限定异质结；在第二层中或在第二层上形成导电势垒层部分(124，134，148)；以及在得到的结构上形成具有中心区域和边缘区域的肖特基电极(120)，使得导电势垒部分在所述肖特基电极下方仅位于边缘区域的下方，用于局部增加肖特基电极的肖特基势垒。12.如权利要求11所述的方法，其中，在第二层(114)中或在第二层(114)上形成导电势垒层部分(124)的步骤包括在第二层上形成覆盖层，所述覆盖层包括导电势垒层部分。13.如权利要求12所述的方法，其中，形成所述覆盖层的步骤包括：形成覆盖层的第一子层(116)；在第一子层上形成蚀刻停止层(122)；在蚀刻停止层上形成第二子层(116’)；使用蚀刻配方对第二子层构图以限定势垒层部分(124)；以及2CN103426914A权利要求书2/2页去除蚀刻停止层的露出部分。14.如权利要求11或12所述的方法，其中，形成所述覆盖层(116)或第二层(114)