一种叠层电路结构及其制备方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115767960A(43)申请公布日2023.03.07(21)申请号202211596735.6H05K1/02(2006.01)(22)申请日2022.12.12(71)申请人华中科技大学地址430074湖北省武汉市洪山区珞喻路1037号(72)发明人吴豪王书典(74)专利代理机构华中科技大学专利中心42201专利代理师孔娜(51)Int.Cl.H05K3/46(2006.01)H05K3/30(2006.01)H05K3/06(2006.01)H05K3/42(2006.01)H05K1/11(2006.01)权利要求书1页说明书6页附图2页(54)发明名称一种叠层电路结构及其制备方法(57)摘要本发明属于集成电路封装相关技术领域，其公开了一种叠层电路结构及其制备方法，该方法包括以下步骤：(1)在陶瓷板相背的两个表面上制备图案化线路，并在所述陶瓷板上制备互通孔道，所述互通孔道连接两个所述图案化线路；所述图案化线路上贴装有半导体器件；(2)在一个所述图案化线路上依次制备多个隔离层及多层电路以得到所述叠层电路结构；所述隔离层与所述电路交互设置；所述电路上贴装有半导体器件，所述半导体器件嵌设在对应的隔离层内，所述隔离层开设有互通孔道，所述互通孔道连接相邻的两层电路。本发明通过磁控溅射的工艺方式形成叠层电路结构，简化了原有多层电路制作工艺步骤。CN115767960ACN115767960A权利要求书1/1页1.一种叠层电路结构的制备方法，其特征在于，该方法包括以下步骤：(1)在陶瓷板相背的两个表面上制备图案化线路，并在所述陶瓷板上制备互通孔道，所述互通孔道连接两个所述图案化线路；所述图案化线路上贴装有半导体器件；(2)在一个所述图案化线路上依次制备多个隔离层及多层电路以得到所述叠层电路结构；所述隔离层与所述电路交互设置；所述电路上贴装有半导体器件，所述半导体器件嵌设在对应的隔离层内，所述隔离层开设有互通孔道，所述互通孔道连接相邻的两层电路；采用直写与旋涂相结合的方式来制备隔离层，包括以下步骤：首先，根据各层电路上的半导体元器件布置位置，从电路边缘向电路中心进行直写喷头移动路径规划；之后，对电路边缘进行L形涂覆，且两次L形路线共用起始点；接着，对涂覆的绝缘胶进行加热固化以得到电路边缘临时围挡；之后，沿电路上凸起的半导体器件的外边缘进行涂胶，并在角点进行0.05s～0.1s停顿；接着，进行电路层线路部分直写涂覆绝缘胶，从层电路边缘进行向内回字面扫直写；之后，对电路的中心部位直写绝缘胶，进而得到隔离层。2.如权利要求1所述的叠层电路结构的制备方法，其特征在于：所述图案化线路与邻近所述图案化线路的电路之间设置有所述隔离层，且所述图案化线路板与对应的所述电路相连接。3.如权利要求1所述的叠层电路结构的制备方法，其特征在于：所述陶瓷基板上的图案化电路的铜层厚度为30～100um；所述陶瓷板的材质为氮化铝、氧化铝、氧化铍或氮化硅的一种，厚度为100～500um。4.如权利要求1所述的叠层电路结构的制备方法，其特征在于：绝缘胶选用PI、环氧树脂、有机硅树脂中的一种。5.如权利要求4所述的叠层电路结构的制备方法，其特征在于：绝缘胶采用升温固化的方式，固化温度为100℃～350℃，固化时间为1h～3h。6.如权利要求1所述的叠层电路结构的制备方法，其特征在于：不同层电路的互连孔道由激光制孔工艺及电镀完成，所选激光器为二氧化碳激光器，激光波长10.6um，能选择性地仅对隔离层烧蚀。7.如权利要求6所述的叠层电路结构的制备方法，其特征在于：电镀种子层由打穿隔离层后露出的下层电路焊盘充当。8.如权利要求1所述的叠层电路结构的制备方法，其特征在于：在真空回流炉中依次将温度升至70℃、150℃、250℃、350℃各加热30分钟，使得绝缘胶固化以得到隔离层。9.一种叠层电路结构，其特征在于：所述叠层电路结构是采用权利要求1‑8任一项所述的叠层电路结构的制备方法制备而成的。2CN115767960A说明书1/6页一种叠层电路结构及其制备方法技术领域[0001]本发明属于集成电路封装相关技术领域，更具体地，涉及一种叠层电路结构及其制备方法。背景技术[0002]电子信息产业作为当今社会发展的支柱产业之一，极大地改变着人们的生活方式。在摩尔定律的引导下，各类电子产品的功能朝着高运算速度、高性能、高集成度的方向发展。其中发挥核心作用的集成电路组件，器件的特征尺寸不断降低，门延迟相应缩小，但模块间互连引起的时间延迟问题日益凸显。芯片及微纳结构在基板上封装的过程中，一方面受限于基板大小，另一方面受限于线路连接需要，常常会选择大幅度增加互连线路长度以满足功能需求。因此，利用多层堆叠的方式设计电路结构及半导体元