超结器件终端结构及其制备方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115763521A(43)申请公布日2023.03.07(21)申请号202211370568.3(22)申请日2022.11.03(71)申请人上海功成半导体科技有限公司地址201822上海市嘉定区菊园新区环城路2222号1幢J2620室(72)发明人柴展栗终盛罗杰馨徐大朋(74)专利代理机构上海光华专利事务所(普通合伙)31219专利代理师余明伟(51)Int.Cl.H01L29/06(2006.01)H01L29/16(2006.01)H01L29/423(2006.01)H01L21/336(2006.01)H01L29/78(2006.01)权利要求书1页说明书8页附图5页(54)发明名称超结器件终端结构及其制备方法(57)摘要本发明提供一种超结器件终端结构及其制备方法，终端结构包括：半导体衬底；外延层，位于半导体衬底的表面，外延层包括若干个交替排列的n型柱及p型柱；厚氧化层，覆盖于外延层表面，在每相邻两个p型柱之间对应位置的厚氧化层上设置有贯穿槽；栅氧化层，位于外延层表面；多晶硅栅，位于贯穿槽内。本发明在基本保持源漏击穿电压与导通电阻不变的前提下，在超结器件终端区增加多晶硅栅结构，通过调整多晶硅栅在所述超结器件终端区的面积，可以在较低的源漏偏压下引入更多缓变的栅漏电容，使得超结器件的栅漏电容曲线突变区变缓，进而改善超结器件的电磁干扰性能；本发明的制备方法过程简单，成本较低，适于大规模制造，有利于本发明推广。CN115763521ACN115763521A权利要求书1/1页1.一种超结器件终端结构，其特征在于，所述超结器件终端结构包括：半导体衬底；外延层，位于所述半导体衬底的表面，所述外延层包括若干个交替排列的n型柱及p型柱；厚氧化层，覆盖于所述外延层表面，在每相邻两个所述p型柱之间对应位置的所述厚氧化层上设置有贯穿槽，所述贯穿槽贯穿所述厚氧化层；栅氧化层，位于所述贯穿槽下方的所述外延层表面，所述栅氧化层的厚度小于所述厚氧化层；多晶硅栅，位于内含所述栅氧化层的所述贯穿槽内。2.根据权利要求1所述的超结器件终端结构，其特征在于：所述多晶硅栅与超结器件的栅极相连接。3.根据权利要求1所述的超结器件终端结构，其特征在于：所有所述n型柱具有相同或不相同的宽度，所有所述p型柱具有相同或不相同的宽度。4.根据权利要求1所述的超结器件终端结构，其特征在于：所述多晶硅栅在所述p型柱宽度方向的宽度小于相邻两个所述p型柱之间的距离。5.根据权利要求1所述的超结器件终端结构，其特征在于：所述半导体衬底及所述外延层的材料包含锗或硅，所述半导体衬底及所述外延层的掺杂类型为n型或p型。6.根据权利要求1所述的超结器件终端结构，其特征在于：所述多晶硅栅的横截面形状包括矩形、梯形、三角形或圆弧形。7.根据权利要求1所述的超结器件终端结构，其特征在于：所述超结器件终端结构还包括截止环，靠近所述超结器件终端区边缘一侧。8.一种超结器件终端结构的制备方法，其特征在于，所述制备方法包括：S1：提供半导体衬底；S2：于所述半导体衬底上形成包括n型柱及p型柱交替排列的外延层；S3：于所述外延层表面形成厚氧化层，并于每相邻两个所述p型柱之间对应位置上的所述厚氧化层形成贯穿槽，所述贯穿槽贯穿所述厚氧化层；S4：于所述贯穿槽下方的所述外延层表面形成栅氧化层，所述栅氧化层的厚度小于所述厚氧化层；S5：于内含所述栅氧化层的所述贯穿槽内形成多晶硅栅。9.根据权利要求8所述的超结器件终端结构的制备方法，其特征在于：所有所述n型柱具有相同或不相同的宽度，所有所述p型柱具有相同或不相同的宽度。10.根据权利要求8所述的超结器件终端结构的制备方法，其特征在于：所述多晶硅栅在所述p型柱宽度方向的宽度小于相邻两个所述p型柱之间的距离。2CN115763521A说明书1/8页超结器件终端结构及其制备方法技术领域[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种超结器件终端结构及其制备方法。背景技术[0002]自从80年代末期超结晶体管(SuperJunctionMOS，SJ‑MOS)结构被首次提出以来，超结器件结构就以其导通电阻小、导通速度快和开关损耗低等优点而引起了业界的广泛关注，其结构也不断被优化。现有的超结晶体管结构中采用由一系列P型和N型半导体薄层交替排列组成的掺杂区代替传统的垂直双扩散金属氧化物半导体(VerticalDouble‑diffusedMOSFET，VDMOS)器件中单一轻掺杂的漂移区，以形成超结VDMOS器件，其中，源漏击穿电压(BVdss)与导通电阻(Rdson)是功率器件中两个重要的性能参数，对于这两个性能参数，普遍的设计要求是功率器件不仅要具有高的导通电阻(BVdss)，而且也要具