一种基于FPGA的多包串行数据的接收与存储结构及方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115757202A(43)申请公布日2023.03.07(21)申请号202211410777.6(22)申请日2022.11.11(71)申请人中国航空工业集团公司西安飞行自动控制研究所地址710076陕西省西安市雁塔区锦业路129号(72)发明人郭正霖王磊李杰张思睿(74)专利代理机构中国航空专利中心11008专利代理师秦媛媛(51)Int.Cl.G06F12/0802(2016.01)G06F11/10(2006.01)G06F3/06(2006.01)G06F13/42(2006.01)权利要求书2页说明书6页附图1页(54)发明名称一种基于FPGA的多包串行数据的接收与存储结构及方法(57)摘要本发明属于数据传输与网络通信技术领域，公开了一种基于FPGA的多包串行数据的接收与存储结构及方法。通过一个串行数据接口接收多种不同标签的数据包，并将其按照标签号lable分别存储于特定的双缓冲区中供读取。将不同标签号lable的数据包分别存储于特定的缓冲区中供读取，提高了上位机读取特定数据包的效率；利用双缓冲区机制，提高了数据传输的稳定性与可靠性，提高了数据读取过程中的安全性。CN115757202ACN115757202A权利要求书1/2页1.一种基于FPGA的多包串行数据的接收与存储结构，其特征在于，所述接收与存储结构包括：串行数据接收解析模块1、FIFO缓存模块2、地址译码模块3、多通道双缓冲区控制模块4、数据存储控制模块5、RAM数据存储区6；串行数据接收解析模块1的数据输出端与FIFO缓存模块2、地址译码模块3、多通道双缓冲区控制模块4的数据输入端连接；FIFO缓存模块2的数据输入端与串行数据接收解析模块1的数据输出端连接，FIFO缓存模块2的数据输出端与数据存储控制模块5的数据输入端连接；地址译码模块3的数据输入端与串行数据接收解析模块1的数据输出端连接，地址译码模块3的数据输出端与多通道双缓冲区控制模块4、数据存储模块5的输入端连接；多通道双缓冲区控制模块4的数据输入端与串行数据接收解析模块1、地址译码模块3以及上位机的数据输出端连接，多通道双缓冲区控制模块4的数据输出端与RAM数据存储区6与上位机的数据输入端连接；数据存储控制模块5的数据输入端与FIFO缓存模块2、地址译码模块3的数据输出端连接；数据存储控制模块5的数据输出端与RAM数据存储区6的数据输入端连接；RAM数据存储区6的数据输入端与多通道双缓冲区控制模块4、数据存储控制模块5的数据输出端连接，RAM数据存储区6的数据输出端与上位机的数据输入端连接。2.根据权利要求1所述的一种基于FPGA的多包串行数据的接收与存储结构，其特征在于，串行数据接收解析模块1，用于将接收到的串行数据流转换为并行数据，并对并行数据进行数据包解析，解析出该数据包的标签号lable，并向所述多通道双缓冲区控制模块发送存储区请求信号get＿e；数据包接收完毕后，还用于向所述多通道双缓冲区控制模块发送数据提交信号commit＿e；FIFO缓存模块2，用于将解析出的并行数据缓存；地址译码模块3，用于根据解析出的数据包标签号lable译出该数据包对应的写通道号write＿id与对应的RAM存储区域的起始地址；多通道双缓冲区控制模块4，用于根据控制信号的状态进行双缓冲区切换信号的控制；数据存储控制模块5，用于依据地址译码模块译出的存储地址，将FIFO缓存模块中的并行数据根据存储地址存进双缓冲存储区；RAM数据存储区6，用于存储接收到的数据。3.一种基于FPGA的多包串行数据的接收与存储方法，基于如权利要求1－2中任一项所述的结构实现，其特征在于，所述方法包括：S1，串行数据接收解析模块1将接收到的串行数据流转换为并行数据，并对并行数据进行数据包解析，解析出该数据包的标签号lable，并向所述多通道双缓冲区控制模块发送存储区请求信号get＿e；数据包接收完毕后，还用于向所述多通道双缓冲区控制模块发送数据提交信号commit＿e；S2，FIFO缓存模块2将解析出的并行数据缓存；S3，地址译码模块3根据解析出的数据包标签号lable译出该数据包对应的写通道号write＿id与对应的RAM存储区域的起始地址；S4，多通道双缓冲区控制模块4根据控制信号的状态进行双缓冲区切换信号的控制；控2CN115757202A权利要求书2/2页制信号包括：来自于串行数据接收解析模块1的存储区请求信号get＿e、数据提交信号commit＿e，来自于地址译码模块3的写通道号write＿id，来自于上位机的读通道号read_id、加锁信号lock_buffer_e、解锁信号unlock_buffer_e；S5，数据存储控制模块5依据地址译码模块译出的存