浮栅型分栅闪存器件及工艺方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115802746A(43)申请公布日2023.03.14(21)申请号202211470357.7(22)申请日2022.11.23(71)申请人华虹半导体（无锡）有限公司地址214028江苏省无锡市新吴区新洲路30号(72)发明人许昭昭(74)专利代理机构上海浦一知识产权代理有限公司31211专利代理师焦健(51)Int.Cl.H10B41/00(2023.01)H10B41/30(2023.01)权利要求书2页说明书5页附图5页(54)发明名称浮栅型分栅闪存器件及工艺方法(57)摘要本发明公开了一种浮栅型分栅闪存器件的工艺方法及结构，在源区的浮栅上方引入多晶硅层和介质ONO叠层，同时将多晶硅层和源区短接，使得源区在浮栅的上下两个面对浮栅进行耦合，可减小Lop尺寸，因此有利于缩小器件。该工艺方法主要是通过在器件的内侧各项异性刻蚀自对准形成第一多晶硅层侧墙，并自对准各项异性刻蚀形成第三侧墙，再经各项同性刻蚀部分第三侧墙，沉积形成选择管栅介质氧化硅层在器件的外侧采用各项异性和各项同性的组合方法自对准形成第四介质层侧墙，同时使得选择栅对浮栅的外侧上角形成包裹，提高器件的擦除效率。CN115802746ACN115802746A权利要求书1/2页1.一种浮栅型分栅闪存器件的工艺方法，其特征在于：所述工艺方法包含：步骤一，提供一半导体衬底（101），在所述的半导体衬底上依次形成浮栅介质层（102）、第一多晶硅层（103）以及第一氮化硅层（502）；以第一氮化硅层（502）为硬掩模刻蚀形成浅槽隔离结构，同时利用所述浅槽隔离结构定义出闪存器件的存储单元区及外围逻辑器件区；步骤二，在所述的半导体衬底上进行离子注入形成高压阱区，去除表面的第一氮化硅层（502），再依次沉积第一氧化硅层（104‑1）、第二氮化硅层（104‑2）以及牺牲氧化硅层（503）；在所述牺牲氧化硅层（503）之上再沉积一层第三氮化硅层（504）；光刻及刻蚀打开闪存器件的存储单元区，以牺牲氧化硅层（503）为刻蚀停止层去除打开的窗口区域内的第三氮化硅层（504），然后再刻蚀去除窗口区域内所述的牺牲氧化硅层（503）；步骤三，形成第二氧化硅层（104‑3），所述第二氧化硅层（104‑3）覆盖在第三氮化硅层（504）的顶面及侧面以及窗口区域内的第二氮化硅层（104‑2）表面；然后再沉积第二多晶硅层（105）；并对所述第二多晶硅层进行刻蚀形成第一侧墙（105）；步骤四，刻蚀去除窗口区域内第一侧墙之间的ONO叠层（104‑1,104‑2,104‑3），同时刻蚀掉所述第三氮化硅（504）表面的所述的第二氧化硅层（104‑3）；然后刻蚀去除开口内的第一多晶硅层（103），由于第一侧墙（105）也是多晶硅层，刻蚀所述第一多晶硅层（103）的同时也会刻蚀掉第一侧墙（105）的部分多晶硅层；沉积并刻蚀形成第二侧墙介质层，并形成第二侧墙（106）；步骤五，进行重掺杂的离子注入形成所述闪存器件的源区（109）；刻蚀去除窗口内的浮栅介质层（102）使得衬底表面露出，同时暴露出第一侧墙（105）的顶部；在窗口区域内沉积第三多晶硅层（107）并进行掺杂；在所述第三多晶硅层（107）的顶部形成保护氧化硅层（108）；步骤六，湿法刻蚀去除第三氮化硅层（504），以第二侧墙（106）、第二氧化硅层（104‑3）、保护氧化硅层（108）为掩膜自对准再次刻蚀所述的ONO叠层；沉积第三氧化硅层，并刻蚀形成第三侧墙（110），再经刻蚀部分第三侧墙（110），沉积形成选择管栅介质层（111），使得选择管栅介质层（111）在浮栅（103）的外侧上角形成包裹；步骤七，沉积多晶硅并刻蚀形成选择栅（112），离子注入形成LDD和Halo（113），然后再形成第四侧墙介质层（114），进行源漏重掺杂离子注入形成漏区（115）。2.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤一中，所述的浮栅介质层（102）为氧化层，所述浮栅介质层（102）为热氧化法形成；所述第一多晶硅层后续刻蚀形成所述闪存器件的浮栅（103）。3.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤三中，通过沉积或者是热氧化的方法形成所述第二氧化硅层（104‑3）；所述的第二氧化硅层作为控制栅与浮栅之间的ONO层的顶层氧化硅层。4.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤四中，所述的第二侧墙为自对准刻蚀，刻蚀完成后所述第二侧墙附着于第一侧墙的侧壁以及所述第一侧墙顶部的第二氧化硅层的侧壁。5.如权利要求1所述的浮栅型分栅闪存器件的工艺方法，其特征在于：所述步骤五中，对所述第三多晶硅层（107）的顶部进行CMP工艺并氧化形成保护氧化