基于FPGA的容错异步串行收发器装置.pdf

(19)中华人民共和国国家知识产权局*CN103176934A*(12)发明专利申请(10)申请公布号(10)申请公布号CNCN103176934103176934A(43)申请公布日2013.06.26(21)申请号201310041431.8(22)申请日2013.02.01(71)申请人中国科学院近代物理研究所地址730000甘肃省兰州市南昌路363号科技处(72)发明人苏弘丁朋程王晓辉孔洁千奕佘乾顺赵红赟马晓利牛晓阳(74)专利代理机构兰州振华专利代理有限责任公司62102代理人张真(51)Int.Cl.G06F13/38(2006.01)G06F13/40(2006.01)权权利要求书2页利要求书2页说明书9页说明书9页附图3页附图3页(54)发明名称基于FPGA的容错异步串行收发器装置(57)摘要本发明提出基于FPGA的容错异步串行收发器。本发明包括有数据发送器，数据接收器，扩展汉明码编码器，扩展汉明码解码器，多数表决器，少数表决器。对所有的模块分别做TMR处理。对于发送器，首先数据处理单元将要发送的数据送入扩展汉明码编码器，编码器将编码后的码字分别送入多数表决器，将多数表决器得到表决后的码字送入串行发送器中，串行发送器将并行数据转换成串行数据发送出去。对于接收器，将串行输入信号通过引脚输入到FPGA中，在FPGA中通过串行接收器实现接收数据的串并转换，串行接收器将串行数据转换成并行数据之后，送入解码器。CN103176934ACN1037694ACN103176934A权利要求书1/2页1.一种基于FPGA的容错异步串行收发器装置，其特征是包括有发送器和接收器，所述的发送器数据处理单元与第一编码器、第二编码器、第三编码器并联；第一编码器的输出端分别与第一发送多数表决器的输入端、第二发送多数表决器的输入端、第三发送多数表决器的输入端连接，第二编码器的输出端分别与第一发送多数表决器的输入端、第二发送多数表决器的输入端、第三发送多数表决器的输入端连接，第三编码器的输出端分别与第一发送多数表决器的输入端、第二发送多数表决器的输入端、第三发送多数表决器的输入端连接；第一发送多数表决器的输出端、第二发送多数表决器的输出端、第三发送多数表决器的输出端分别连接串行发送器TMR的输入端；串行发送器TMR的输出端连接第一少数表决器的P输入端，同时连接第一输出缓存器的输入端、第二少数表决器的R1输入端和连接第三少数表决器的R2输入端；串行发送器TMR的输出端连接第一少数表决器的R1输入端，同时连接第二输出缓存器的输入端、第二少数表决器的P输入端和连接第三少数表决器的R1输入端；串行发送器TMR的输出端连接第一少数表决器的R2输入端，同时连接第三输出缓存器的输入端、第二少数表决器的R2输入端和连接第三少数表决器的P输入端；第一少数表决器的输出端与第一输出缓存器控制端连接，第二少数表决器的输出端与第二输出缓存器控制端连接，第三少数表决器的输出端与第三输出缓存器控制端连接，第一输出缓存器的输出端连接FPGA的第一输出引脚、第二输出缓存器的输出端连接FPGA的第二输出引脚、第三输出缓存器的输出端连接FPGA的第三输出引脚。2.如权利要求1所述的基于FPGA的容错异步串行收发器装置，其特征是所述的接收器包括有数据第一引脚、数据第二引脚、数据第三引脚分别连接串行接收器TMR的输入端，串行接收器TMR的输出端通过第一解码器连接第一接收多数表决器的输入端、第二接收多数表决器的输入端、第三接收多数表决器的输入端；串行接收器TMR的输出端通过第二解码器连接第一接收多数表决器的输入端、第二接收多数表决器的输入端、第三接收多数表决器的输入端；串行接收器TMR的输出端通过第三解码器连接第一接收多数表决器的输入端、第二接收多数表决器的输入端、第三接收多数表决器的输入端；第一接收多数表决器的输出端、第二接收多数表决器的输出端、第三接收多数表决器的输出端分别连接数据处理单元。3.如权利要求1所述的基于FPGA的容错异步串行收发器装置，其特征是所述的FPGA的第一输出引脚、第二输出引脚、第三输出引脚相连接，将信号传输到下一级进行数据处理。4.如权利要求1或2所述的基于FPGA的容错异步串行收发器装置，其特征是还包括有所述的第一编码器、第二编码器、第三编码器为扩展汉明码编码器；第一解码器、第二解码器、第三解码器为扩展汉明码解码器。5.如权利要求1所述的基于FPGA的容错异步串行收发器装置，其特征是所述的第一发送多数表决器、第二发送多数表决器、第三发送多数表决器为三个两输入与门和一个三输入或门组成。6.如权利要求1所述的基于FPGA的容错异步串行收发器装置，其特征是所述的第一少数表决器，第二少数表决器、第三少数表决器为二个三输入与门和一个两输入或门组成。7.如权利要求1所