一种主从双余度FPGA切换控制电路.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN110727220A(43)申请公布日2020.01.24(21)申请号201910976658.9(22)申请日2019.10.15(71)申请人天津津航计算技术研究所地址300308天津市东丽区空港经济区保税路357号(72)发明人全浩军所玉君崔建飞(74)专利代理机构中国兵器工业集团公司专利中心11011代理人刘二格(51)Int.Cl.G05B19/042(2006.01)权利要求书1页说明书4页附图1页(54)发明名称一种主从双余度FPGA切换控制电路(57)摘要本发明属于数字电路设计领域，涉及一种主从双余度FPGA切换控制电路，由看门狗复位模块、一个与门、两个非门、两组总线收发器和两个上拉电阻构成。本发明电路以看门狗复位模块以核心进行状态监控，并通过与、非门和总线收发器实现FPGA余度切换控制，其电路简单、可靠性强，具有较高的实用价值。CN110727220ACN110727220A权利要求书1/1页1.一种主从双余度FPGA切换控制电路，其特征在于，包括：看门狗复位模块、一个与门、两个非门、两组总线收发器和两个上拉电阻；所述看门狗模块提供看门狗输入引脚WDI、低有效看门狗输出引脚WDOn、低有效复位输出引脚RSTn和低有效手动复位输入引脚MRn；所述总线收发器1提供低有效输出使能引脚OEn，并为该切换控制电路预留一个数据输入端Ax或Bx和对应的数据输出端Bx或Ax，其余数据输入输出端用于主余度FPGA与总线间的数据收发；所述总线收发器2提供低有效输出使能引脚OEn，其数据输入输出端用于从余度FPGA与总线间的数据收发；看门狗复位模块WDI引脚连接主余度FPGA的通用IO引脚IOi；看门狗复位模块MRn引脚连接主余度FPGA的配置完成输出引脚CONF_DONE，同时接上拉电阻；看门狗复位模块WDOn引脚连接非门1输入，非门1输出连接总线收发器1的数据输入端Ax或Bx；看门狗复位模块RSTn引脚连接主余度FPGA的通用IO引脚IOj，为FPGA逻辑提供复位信号，同时连接与门的输入，与门的另一输入端连接总线收发器1的数据输出端Bx或Ax，同时接上拉电阻，该上电电阻用于在总线收发器1输出非使能状态下维持信号的高电平状态；与门的输出端接总线收发器1的OEn引脚，同时接非门2的输入；非门2的输出接总线收发器2的OEn引脚。2.如权利要求1所述的主从双余度FPGA切换控制电路，其特征在于，所述切换控制电路上电后，主余度FPGA将CONF_DONE输出引脚拉低，看门狗复位模块MRn引脚输入为低、RSTn引脚输出为低；与门的一个输入为低，所以输出为低，即总线收发器1的OEn输入为低、总线收发器2的OEn输入为高，从而总线收发器1输出使能、总线收发器2输出不使能。待主余度FPGA收到FPGA配置芯片的所有配置数据后，将不再拉低CONF_DONE引脚，此时由于上拉电阻的存在，看门狗复位模块MRn输入为高，因此RSTn引脚输出将在一定时间后由低变高；CONF_DONE引脚输出变化后，主余度FPGA内的看门狗脉冲输出逻辑工作，通过IOi引脚周期输出脉冲信号以避免看门狗复位模块的看门狗动作，WDOn维持高电平输出状态；WDOn输出高电平，非门1输出低电平，该低电平通过总线收发器1进入与门的输入端，使与门输出低电平，即使看门狗复位模块RSTn由低变高，总线收发器1输出使能、总线收发器2输出不使能的状态继续维持，此时主余度FPGA和总线正常通信，从余度FPGA无法进行总线数据收发；当WDI收到的脉冲间隔时间超过设定阈值时，会触发看门狗复位模块的看门狗动作，使得WDOn引脚输出低电平，非门1输出高电平，导致与门两输入端均为高电平；与门输出高电平使得总线收发器1输出非使能、总线收发器2输出使能，从余度FPGA和总线正常通信，主余度FPGA无法进行总线数据收发，由此实现余度切换。2CN110727220A说明书1/4页一种主从双余度FPGA切换控制电路技术领域[0001]本发明属于数字电路设计领域，涉及一种主从双余度FPGA切换控制电路。背景技术[0002]FPGA具有设计灵活、可重构和并行性强等诸多优点，已经在工业、军事和医疗电子等领域得到了广泛应用。对于可靠性要求较高的设备，为避免单个FPGA故障而导致的系统功能甚至安全性问题，往往采用主从双余度的FPGA设计方案。主从双余度设计需要相应的余度切换控制电路，而现有的余度切换控制往往由单片机、CPLD等器件和相关外围电路构成，其根据与FPGA的数据交互判断FPGA工作状态，并在发现异常时进行余度切换，该方式虽然达到了余度切换控制的目的，但控制逻辑复杂，且由于单片机、CPLD等器件的使用又引入了额外的可靠性问题。发明内容[0