半导体集成电路器件.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115915759A(43)申请公布日2023.04.04(21)申请号202210988666.7(22)申请日2022.08.17(30)优先权数据10-2021-01287872021.09.29KR(71)申请人三星电子株式会社地址韩国京畿道(72)发明人崔训诚尹智英(74)专利代理机构北京市立方律师事务所11330专利代理师李娜邓思思(51)Int.Cl.H10B20/25(2023.01)权利要求书3页说明书8页附图7页(54)发明名称半导体集成电路器件(57)摘要一种半导体集成电路器件，其包括：标准单元，位于衬底上；一次性可编程(OTP)存储器结构，位于所述标准单元的边缘部分处；以及编程晶体管，在与所述标准单元的设置有所述OTP存储器结构的所述边缘部分相邻的位置处位于所述标准单元外部，所述编程晶体管电连接到所述OTP存储器结构。所述OTP存储器结构包括第一反熔丝和第二反熔丝。当编程电压被施加到编程晶体管并且偏置电源电压被施加到所述OTP存储器结构时，所述第一反熔丝和所述第二反熔丝均变得短路，并且所述偏置电源电压被提供到所述标准单元。CN115915759ACN115915759A权利要求书1/3页1.一种半导体集成电路器件，所述半导体集成电路器件包括：第一阱和第二阱，所述第一阱和所述第二阱位于衬底中并且掺杂有具有彼此不同的导电类型的杂质；编程晶体管，所述编程晶体管包括：第一栅极结构，所述第一栅极结构位于所述第一阱上；第一杂质区和第二杂质区，所述第一杂质区和所述第二杂质区位于所述第一阱的与所述第一栅极结构相邻的上部中；以及一次性可编程存储器结构，所述一次性可编程存储器结构包括位于所述第二阱上的第一反熔丝和第二反熔丝，其中，所述第二反熔丝包括位于所述第二阱上的填充氧化物层，其中，所述第一反熔丝包括：半导体层，所述半导体层位于所述填充氧化物层上；第二栅极结构，所述第二栅极结构位于所述半导体层上，所述第二栅极结构包括栅极绝缘图案和位于所述栅极绝缘图案上的栅电极，其中，在所述半导体层的与所述第二栅极结构相邻的部分中形成有第三杂质区和第四杂质区，并且其中，所述第二杂质区和所述第三杂质区彼此电连接。2.根据权利要求1所述的半导体集成电路器件，其中，所述第一杂质区电连接到被配置为用于施加编程电压的位线，所述第一栅极结构电连接到被配置为用于施加选择电压的字线，并且所述栅电极电连接到被配置为用于施加偏置电源电压的电压线。3.根据权利要求2所述的半导体集成电路器件，其中，所述编程电压与所述偏置电源电压之间的差大于所述栅极绝缘图案的击穿电压。4.根据权利要求2所述的半导体集成电路器件，其中，所述编程电压大于所述填充氧化物层的击穿电压。5.根据权利要求2所述的半导体集成电路器件，其中，所述选择电压大于所述编程晶体管的阈值电压。6.根据权利要求2所述的半导体集成电路器件，其中，当所述编程电压被施加到所述位线，所述选择电压被施加到所述字线，并且所述偏置电源电压被施加到所述电压线时，所述第一反熔丝和所述第二反熔丝均变得短路，并且所述偏置电源电压被提供到所述第二阱。7.根据权利要求1所述的半导体集成电路器件，所述半导体集成电路器件还包括：第一接触插塞，所述第一接触插塞位于所述第一杂质区上并且电连接到所述第一杂质区；第二接触插塞，所述第二接触插塞位于所述第一栅极结构上并且电连接到所述第一栅极结构；第三接触插塞，所述第三接触插塞位于所述第二杂质区上并且电连接到所述第二杂质区；第四接触插塞，所述第四接触插塞位于所述第三杂质区上并且电连接到所述第三杂质区；以及第五接触插塞，所述第五接触插塞位于所述第二栅极结构上并且电连接到所述第二栅2CN115915759A权利要求书2/3页极结构。8.根据权利要求7所述的半导体集成电路器件，所述半导体集成电路器件还包括位于所述第三接触插塞与所述第四接触插塞之间的布线，所述布线接触所述第三接触插塞和所述第四接触插塞两者，其中，所述第二杂质区和所述第三杂质区通过所述第三接触插塞、所述第四接触插塞和所述布线彼此电连接。9.根据权利要求1所述的半导体集成电路器件，其中，所述一次性可编程存储器结构是位于所述第二阱上的多个一次性可编程存储器结构之一，并且所述编程晶体管是位于所述第一阱上的多个编程晶体管之一，所述多个编程晶体管分别电连接到所述多个一次性可编程存储器结构。10.根据权利要求9所述的半导体集成电路器件，其中，所述多个编程晶体管中的每一者的所述第一杂质区电连接到对应的被配置为用于施加编程电压的位线，所述多个编程晶体管中的每一者的所述第一栅极结构电连接到对应的被配置为用于施加选择电压的字线，并且所述多个一次性可编程存储器结构中的每一者的所述栅电极电连接到对应的被