一种异构双容错飞控计算机及运行方法.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115964228A(43)申请公布日2023.04.14(21)申请号202211732040.6(22)申请日2022.12.30(71)申请人中国人民解放军总参谋部第六十研究所地址210016江苏省南京市玄武区黄埔路2号(72)发明人包健刘宝应浩(74)专利代理机构南京理工大学专利中心32203专利代理师封睿(51)Int.Cl.G06F11/20(2006.01)G06F15/16(2006.01)权利要求书2页说明书6页附图2页(54)发明名称一种异构双容错飞控计算机及运行方法(57)摘要本发明提出了一种异构双容错飞控计算机，由主ARM单元、从ARM单元、FPGA单元组成，分通道1和通道2两部分，具体的：通道1包括主ARM单元11、从ARM单元12、FPGA单元13，所述FPGA单元13包括单元间通信模块131、接口扩展模块132、总线收发模块133、表决模块134；所述通道2包括主ARM单元21、从ARM单元22、FPGA单元23，所述FPGA单元23包括单元间通信模块231、接口扩展模块232、总线收发模块233、表决模块234。本发明通过处理器容错和通道容错组成二级容错。本发明将传统的飞控计算机和任务管理计算机的功能在一个设备中实现，解决了现有技术中体积大、重量重、性能不足、可靠性低的问题。CN115964228ACN115964228A权利要求书1/2页1.一种异构双容错飞控计算机，其特征在于，包括主ARM单元、从ARM单元、FPGA单元组成，分通道1和通道2两部分，具体的：通道1包括主ARM单元11、从ARM单元12、FPGA单元13，所述FPGA单元13包括单元间通信模块131、接口扩展模块132、总线收发模块133、表决模块134；所述通道2包括主ARM单元21、从ARM单元22、FPGA单元23，所述FPGA单元23包括单元间通信模块231、接口扩展模块232、总线收发模块233、表决模块234；通道1中，主ARM单元11连接从ARM单元12，单元间通信模块13连接主ARM单元11、从ARM单元12，接口扩展模块132连接表决模块134，表决模块134连接外设；通道2中，主ARM单元21连接从ARM单元22，单元间通信模块23连接主ARM单元21、从ARM单元22，接口扩展模块232连接表决模块234，表决模块234连接外设；通道1和通道2之间，主ARM单元11连接主ARM单元21，总线收发模块133连接总线收发模块233。2.根据权利要求1所述的异构双容错飞控计算机，其特征在于，通道1和通道2的CPU选用全可编程PSOC芯片Zynq‑7000系列核心处理器，在单芯片中集成了双核高性能处理器的处理系统和可编程逻辑器件；处理系统的Zynq‑7000APSoc提供两个CortexA9处理器，分别为主ARM单元和从ARM单元，核间共享公共内存和外围设备，采取非对称多处理机制，主从ARM单元各自运行不同的操作系统，并通过共享资源松散耦合应用程序；可编程逻辑器件为FPGA单元。3.根据权利要求1所述的异构双容错飞控计算机，其特征在于，通道1和通道2的CPU选用全可编程PSOC芯片FMQL系列核心处理器，在单芯片中集成了四核高性能处理器的处理系统和可编程逻辑器件，处理系统取其中两核为主ARM单元和从ARM单元，核间共享公共内存和外围设备，采取非对称多处理机制，主从ARM单元各自运行不同的操作系统，并通过共享资源松散耦合应用程序；可编程逻辑器件为FPGA单元。4.根据权利要求2或3所述的异构双容错飞控计算机，其特征在于，主从ARM的运行过程为：步骤1：加载FSBL阶段，对主ARM单元和FPGA单元进行初始化，使得主ARM单元的CPU核能够访问并使用基本外设，并准备加载OSBootloader系统引导程序到内存中，此阶段还负责加载从ARM单元OSBootloader系统引导程序到内存中；步骤2：OSBootloader引导阶段，双通道的主从ARM单元各自完成操作系统启动前所需的全部初始化工作；步骤3：加载运行操作系统阶段，双通道的主从ARM单元分别加载运行各自操作系统；步骤4：一级同步阶段，主从ARM单元间进行一级同步，消除操作系统运行时间误差；步骤5：二级同步阶段，通道间进行二级同步，消除双机时钟误差。5.根据权利要求4所述的异构双容错飞控计算机，其特征在于，一级同步方法：主ARM默认为工作单元，从ARM默认为监控单元，如连续5拍或累计8拍发生一级同步故障且无其他故障，则强制设置主ARM为工作单元，标记一级同步故障；二级同步方法：通道1的核心处理器默认为工作通道，通道2的核心处理器默认为监控通道，如连续5拍或累计8拍发生二级同步故障且无其他故障，则强制