Verilog代码规范PPT0.ppt

2024/6/263.4VerilogHDL行为语句3.4.1赋值语句过程赋值过程赋值连续赋值语句过程赋值和连续赋值的区别begin执行语句1；执行语句2；……..end并行块顺序块和并行块程序执行过程的区别3.4.3结构说明语句一个模块中可以包含多个initial语句，所有的initial语句都同时从0时刻开始并行执行，但是只能执行一次。initial语句常用于测试文本中信号的初始化，生成输入仿真波形，监测信号变化等。也可以使用fork…join对语句进行组合。always语句任务（task）moduletop;……..//例化一个fifofifoctlr_ccu1(.clock_in(clockin),.write_enable(write_enable),write_data(write_data),read_enable（read_enable).……）;taskwriteburst;input[7:0]wdata；beginalways@(posedgeclockin)beginwrite_enable=#21;write_data=#2wdata;endendendtask函数（function）3.4.4条件语句课堂练习课堂练习case语句例3-42：用case语句实现四选一电路modulemux4(clk,rst,data_in1,data_in2,data_in3,data_in4,select,data_out);input[3:0]data_in1,data_in2，data_in3,data_in4;input[1:0]select;inputclk,rst;output[3:0]data_out;reg[3:0]data_out;always@(posedgeclk)if(rst)data_out<=4'b0000;elsecase(select)2'b00:data_out<=data_in1;2‘b01:data_out<=data_in2;2'b10:data_out<=data_in3;2'b11:data_out<=data_in4;default:$display("thecontrolsignalisinvalid");endcaseendmodule3.4.5循环语句for语句while语句例3-45：用while语句求从1加到100的值，加法完成后打印结果语句格式：forever语句；表示永久循环，无条件地无限次执行其后的语句，相当于while(1)，直到遇到系统任务$finish或$stop不能独立写在程序中，必须写在initial结构中。repeat语句modulemux(data_in1,data_in2,data_out);input[3:0]data_in1,data_in2;output[7:0]data_out;reg[7:0]data_out;reg[7:0]data_in1_shift,data_in2_shift;initialbegindata_in1_shift=data_in1;data_in2_shift=data_in2;data_out=0;repeat(4)beginif(data_in2_shift[0])data_out=data_out+data_in1_shift;data_in1_shift=data_in1_shift<<1;data_in2_shift=data_in2_shift>>1;endendendmodule系统任务和系统函数$display$monitor在整个仿真过程中，在任意一个时刻，只要监测的一个或多个变量发生变化时，就会启动$monitor函数，输出这一时刻的数值情况。例：initial$monitor($time,”a=%b,b=%h”,a,b);/*每当a或b值变化时该系统任务都显示当前的仿真时刻并分别用二进制和十六进制显示信号a和b的值*/$monitor函数一般书写在initial块中，即，只需调用一次$monitor函数，在整个仿真过程中都有效，这与$display不同。在仿真过程中，若在源程序中调用了多个$monitor函数，只有最后一个调用有效。Verilog语言提供了两个用于控制监控函数的系统任务$monitoron,$monitoroff，$monitoron用于启动监控任务，$monitoroff用于关闭监控任务。$stop和$finish$readmemb和$readmemh数据文件中可以用@<地址>将数据存入存储器的指定位置，地址用十六进制数表示，@和<地址>间不能有空格。例：@10000@61xz1$fopen和$fclose3.4.7编译预处理命令宏定义命令`define说明条件编译命令`