基于FPGA的多视频信号叠加系统的设计与实现.docx

基于FPGA的多视频信号叠加系统的设计与实现卢小冰摘要：该文介绍一种基于FPGA多视频信号任意叠加的设计与实现，给出了实现原理及模块设计。设计包含视频采集预处理模块、I?C总线接口模块、DDR3SDRAM存储模块、放大叠加融合模块、LVDS显示输出模块等五个部分。该系统在LATTICE的LFE3-70EA-8FN484C芯片系统上得到实现并运用到视频监控系统。关键词：叠加LVDS显示FPGA中图分类号：TP302文献标识码：A文章编号：1674-098X（2017）05（c）-0162-02随着平安城市建设的不断推进，视频监控系统成为社会立体化防控的重要组成部分。随着城市的发展，监控点位剧增，视频信号随之剧增，对于终端显示能力的需求也不断剧增。不仅要求实时显示，还要求能够同时显示更多的信息，此时就需要视频叠加技术。1系统整体设计该文介绍了基于FPGA的多视频叠加系统，该系统支持多路视频源的输入。系统支持PAL、VGA、HDMI、SDI四种格式视频源输入，经过FPGA系统处理，视频数据最终完成视频叠加并通过LVDS输出到终端显示。系统由五大模块组成，包括视频采集预处理模块、I2C总线接口模块、DDR3SDRAM存储模块、放大叠加融合模块、LVDS输出显示模块。本设计的创新点在于系统可同时支持PAL、VGA、HDMI、SDI四种格式的视频图像的采集，并完成后续的视频叠加动作。作为一种新型的视频叠加技术，它具有灵活性强，功能强大，实时性高，体积小，功耗低等特点，具有广泛的应用前景。本设计在以FPGA为主控芯片的硬件平台上实现视频图像的缩放与叠加融合功能，可实现多路任意分辨率输入视频信号在屏幕任意位置叠加显示，通过缩放算法对每一路视频信号进行放大或缩小，进而调整各路视频信号在终端显示中的比例；还可通过更改各路视频的相应参数，调节各路视频在终端显示的位置。该方案实时性好，处理速度快，灵活性较高。2I?C总线接口模块I?C总线是一种双线串行总线，分别是串行数据SDA和串行时钟SCL线。它采用多主多从的结构，所有连接在总线上的设备都有唯一的地址识别。为实现图像位置、大小的可配置性，系统设置了I?C总线接口模块，用于接收配置数据。FPGA仅接收配置数据值，所以只需要把FPGA作为从机设备且只有写操作。I?C主机将对应的的输入视频信号的配置信息通过I2C总线发送至从机FPGA系统上，FPGA系统对接收到的数据，通过建立视频图像信号配置信息对应的表格进行存储，待后续视频数据采集后预处理做准备。3视频采集预处理模块视频采集芯片，将输入的PAL、VGA、HDMI三种信号转为RGB格式后，同SDI一起输入FPGA系统中进行视频采集预处理，根据由I?C总线传输过来的已保存的配置信息，对视频信号进行处理，对于只有部分显示的视频信号进行裁剪，提高数据传输的效率；对于需要缩小显示的视频信号进行压缩处理，然后将输入视频图像数据进行保存。4读写控制模块读写控制模块控制帧地址的切换。为了提高并行处理的速度，简化数据读写冲突，视频图像数据分别存储在DDR3SDRAM中。讀写控制模块主要是先将DDR3SDRAM空间进行划分，然后通过控制帧地址的切换进行有效储存。为了简化设计，将视频图像信号划分区域保存。输入多视频信号按帧划分，同一帧，所有输入视频信号保存至同一bank中；输入信号做3帧保存处理，即分别保存至3个bank中。视频图像放大、叠加处理及输出显示处理的存储则全部保存至同一bank中。保存时，一个bank分3块区域，保存独立的3帧视频图像。此模块的工作过程分为写操作和读操作。（1）写操作。主要处理输入视频图像信号的存储、视频图像信号处理后的存储。输入视频图像信号的存储优先级高于后处理的。输入视频图像信号运用乒乓效应轮流缓存到FIFO中，当缓存中数据满足DDR3SDRAM写操作数据量时，申请写操作。FIFO中数据在每一帧视频图像信号完成后进行清空处理，避免信号间数据交叉异常出错。视频图像信号是连续不中断的且信息容量不一致，针对出现前一帧未处理完而新的一帧数据已到达情况，该系统采用了并行的2个FIFO交叉轮流处理数据，有效及时地处理了前端输入数据。视频图像信号处理过程则是通过对从DDR3SDRAM存储器中读出的数据，根据设置参数进行放大，叠加处理后，存入FIFO中缓存，同样的，也采用了2个FIFO交替处理，等待写入DDR3SDRAM存储器中。（2）读操作。主要是输入视频图像信号的读取处理操作及终端显示数据读取操作。此过程，读取终端显示数据操作优先于读取输入视频图像信号待叠加放大处理操作。输出视频图像信号显示是一个连续的过程。所以读取终端显示数据的优先级高。通过从DDR3SDRAM存储器中读取视频图像信号的数据缓存到FIFO中，待终端显示读取或者信号缩放叠加处理。5DD