基于系统级的vlsi低功耗设计学位论文.doc

学院：专业：姓名：学号：PAGE\*MERGEFORMAT12基于系统级的VLSI低功耗设计电子工程学院集成电路设计与集成系统专业姓名学号摘要：随着VLSI的高速发展，低功耗成为除性能、面积之外的重要考虑方向。从早期的TTL到现在VLSI的第一选择CMOS，人们对低功耗的研究从未停止。本论文分析研究了CMOS的两大功耗：静态功耗和动态功耗及其产生的原因，并在VLSI系统级、RTL级、逻辑级、算法级与物理级低功耗设计层次中着重研究了系统级低功耗设计方法中的电源缩放技术、软硬件划分、功耗管理、分布式数据处理、系统级时钟分配、降低总线功耗、采用并行处理、采用流水线技术、选择低功耗IP及硬件的可编程程序等技术方法进行论述以期完成基于VLSI系统级的低功耗设计。综述：引言随着VLSI不断的提高集成度和不断的减小面积，在追求高效高性能芯片的同时电路的高功耗问题越来越严峻。它不但大大增加了芯片散热的难度和晶圆封装的成本，也决定着发热损耗、电池寿命和芯片尺寸等。由高温导致的桥接故障、连线电阻和漏电流变大使得线性时延和门时延增加引起线性故障，都会使电路工作不稳定甚至失效作废对人体造成危害，智能手机经常性过热或耗电严重与前段时间三星note7的爆炸就与此有关。而可佩戴性设备又是智能设备发展的未来趋势，如各类智能手环、Applewatch、谷歌眼镜等。但谷歌眼镜在工作状态30分钟已是其工作极限，所以低功耗成了继面积、性能之后又一大首要研究方向。本论文将对功耗产生原因进行介绍并就VLSI系统级低功耗设计进行分析论述。现代VLSI电路结构早期双极型数字集成电路主要是TTL和ECL系列。而现代VLSI多用CMOS结构这是因为虽然TTL电路应用最早，技术成熟。但是VLSI要求每个逻辑单元结构简单，功耗低。TTL并不与之相符。ECL电路以高功耗换来的高速度并不适合做大规模集成电路。CMOS电路由于结构简单，有成对的PMOS与NMOS管当一个导通另一个必定截止，所以稳定后电路不存在电流，只需要电压驱动，可节省能源，降低功耗，增强抗干扰能力，提高扇出系数，加之其速度也慢慢的接近甚至超过TTL电路，工作电压范围宽方便电源电路设计、逻辑摆幅大使电路抗干扰能力强、输入阻抗高、温度稳定性好、抗辐射能力强、可控性好、接口方便等诸多优势所以已经占据主导地位。CMOS图示如下：功耗对于简单CMOS门，功耗主要分为动态功耗和静态功耗两大部分。动态功耗如图1：其诱因主要有三部分[1]：1、由逻辑跳变引起的电容功耗，含开关电流Iac-C，即开关功耗。2、由通路延时引起的竞争冒险功耗，含竞争电流Iac-G。3、由电路瞬间导通引起的短路功耗，含短路电流Iac-S。即短路功耗。由于技术的不断改进，后两种电流在Iactive中所占的比例较小，可以忽略。短路功耗：当集成电路制造工艺进入深亚微米级或者更深的纳米级阶段后[2]，由漏电流带来的电路功耗占了很大比例，这部分称为静态功耗。静态功耗如图2：图2CMOS电路静态功耗漏电流包括三个部分：1、在MOS管理想的I-V特性曲线中，当Vgs小于Vth时，漏极电流Id为0。但实际上，当Vgs<Vth时，MOS晶体管处于表面弱反型状态（与开启时的强反型有区别），这个区域叫做亚阈值区。MOS管工作在亚阈值区时，沟道中虽然存在反型载流子，但浓度较低，因而此时Id很小，但不为0，此电流称为亚阈值电流ILK-S。2、当栅极与沟道之间的绝缘层厚度Tox小于20埃后，绝缘层仅有原子的厚度，绝缘层过薄使得栅极绝缘层的绝缘效果急速变差，在栅极与源、漏、衬底之间就会出现漏电流，称为栅极漏电流ILK-G；3、进入纳米工艺时代后，器件的量子效应开始显现出来，源、漏极和衬底之间，就会出现反偏结BTBT漏电流ILK-B。基于系统级的低功耗设计数字CMOS电路的低功耗设计可以从系统设计的各个阶段入手，不同阶段可降低的功耗因素不同，设计时需考虑的重点也不同。降低CMOS集成电路功耗的技术与方法根据介入设计阶段和抽象层次的不通主要有系统级、RTL级、逻辑级、算法级与物理级低功耗设计[3]。设计方法不同，最终低功耗效果也不尽相同。因此在一个系统设计的各个阶段，采用何种低功耗设计策略对减小系统功耗具有十分重要的影响。在此，本论文对基于系统级的低功耗设计进行分析论述。电源缩放技术电源缩放技术是可变电压技术和多电压技术的综合，可变电压技术是降低功耗最直接最有效的方法，在时间上根据系统工作状态和当时所需性能动态分配电压值并且设计时应尽量采用低电压，因为低电压可大幅降低功耗但代价是性能的下降。为了减少对性能的影响可以采用多电压设计方案[4]即在空间上划分电压区域，用不同电压对应供电从而降低系统功耗。软硬件划分在系统级进行低功耗设计需要兼顾软件和硬件的行为，