FPGAVerilog试题西安电子科技大学.pdf

西安电子科技大学考试时间分钟试题题号一二三四五六七八九十总分分数1.考试形式：闭（开）卷；2.本试卷共四大题，满分100分。班级学号姓名任课教师一、选择题（每题2分，共18分）1.下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（A）(A)开关级(B)门电路级(C)体系结构级(D)寄存器传输级2.在verilog中，下列语句哪个不是分支语句？（D）(A)if-else(B)case(C)casez(D)repeat3．下列哪些Verilog的基本门级元件是多输出（D）(A)nand(B)nor(C)and(D)not4．Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（B）(A)supply(B)strong(C)pull(D)weak5.元件实例语句“notif1#(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl);”中截至延迟的典型值为（B）(A)1(B)2(C)3(D)46．已知“a=1b’1;b=3b'001;”那么{a,b}＝（C）(A)4b'0011(B)3b'001(C)4b'1001(D)3b'1017.根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC）(A)模块级(B)门级(C)开关级(D)寄存器级8．在verilog语言中，a=4b'1011，那么&a=（D）(A)4b'1011(B)4b'1111(C)1b'1(D)1b'09．在verilog语言中整型数据与（C）位寄存器数据在实际意义上是相同的。(A)8(B)16(C)32(D)641/12二、简答题（2题，共16分）1．VerilogHDL语言进行电路设计方法有哪几种（8分）1、自上而下的设计方法（Top-Down）2、自下而上的设计方法（Bottom-Up）3、综合设计的方法2．specparam语句和parameter语句在参数说明方面不同之处是什么（8分）。1、．specparam语句只能在延时的格式说明块（specify块）中出现，而parameter语句则不能在延时说明块内出现2、由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数则可以是任何数据类型的参数3、由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义的参数则可以在模块内（该parameter语句之后）的任何位置说明三、画波形题（每题8分，共16分）1.根据下面的程序，画出产生的信号波形（8分）modulepara_bloc_nested_in_seri_bloc(A,B);outputA,B;rega,b;initialbeginA=0;B=1;#10A=1;forkB=0;#10B=1;#20A=0;join#10B=0;#10A=1;B=1;endendmodule2/122.根据下面的程序，画出产生的信号波形（8分）modulesignal_gen1(d_out);outputd_out;regd_out;initialbegind_out=0;#1d_out=1;#2d_out=0;#3d_out=1;#4d_out=0;endendmodule四、程序设计（4题，共50分）1.试用verilog语言产生如下图所示的测试信号（12分）3/12modulesignal_gen9(clk,in1,in2);outputin1,in2,clk;regin1,in2,clk;initialbeginin1=0;in2=1;clk=0;endinitialbegin#15in1=1#10in1=0;#5in1=1;#10in1=0;endinitialbegin#5in2=0;#5in2=1;#25in2=0;endalwaysbegin#5clk=~clk;endendmodule2．试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路（12分）4/12moduleMUX4x1(Z,D0,D1,D2,D3,S0,S1);3.试用verilog语言描述：图示为一个4位移位寄存器，是由四个D触发器（分别设为U1，U2，U3，U4）构成的。其中seri_in是这个移位寄存器的串行输入；clk为移位时脉冲输入；clr为清零控制信号输入；Q[1]~Q[3]则为移位寄存器的并行输出。（14分）moduled_flop(q,d,clr,clk);outputq;inputd,clr,clk;regq;always@(clr)if(!clr)assignq=0;elsedeassignq;always@(negedgeclk)q=d;endmodule共8